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三星/英特尔积极布局FinFET替代工艺,台积电危险了?
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三星/英特尔积极布局FinFET替代工艺,台积电危险了?

2020-04-08 09:56:05 来源:与非网

【大比特导读】由于工艺要求更高,金氧半导体(CMOS)晶体管未来预期可以进一步缩小至 9 纳米,虽然已经使用上了 EUV 光刻技术,但。FinFET 工艺制造、研发成本也越来越高,所以接下来需要多晶硅伪栅成像等成型模式。

2001 年,加州大学伯克利分校胡正明教授提出 FinFET 方案。2011 年,英特尔正式商用 FinFET 工艺技术,之后台积电也迅速跟进,在 16nm 节点中使用了 FinFET。从 16/14nm 开始,FinFET 成为了半导体器件的主流选择。

FinFET 称为鳍式场效晶体管(FinField-EffectTransistor;FinFET)是一种新的互补式金氧半导体(CMOS)晶体管。闸长已可小于 25 奈米,未来预期可以进一步缩小至 9 纳米,约是人类头发宽度的 1 万分之 1。

传统平面的晶体管所采用的是 FD-SOI 工艺。虽然这几年的 FinFET 工艺占据了大多数人的视线,但是 FD-SOI 工艺依然非常重要。如果要是 FinFET 工艺核 FD-SOI 达到相同性能,FD-SOI 工艺在制造过程中相对简单,但是 SOI 基片价格稍贵,而 FinFET 工艺虽然制造过程更为复杂,但是由于基片价格便宜,让两者的实际制造成本相差不大。

但是,由于工艺要求更高,FinFET 工艺在 5nm 以下节点遇到了问题。到了 5nm 节点后,虽然已经使用上了 EUV 光刻技术,但是基于 FinFET 结构进行的芯片尺寸的缩小,就变得更加困难。FinFET 工艺制造、研发成本也越来越高,即使在 7nm、5nm 仍能坚持,但是再往前似乎已经是力不从心。

FinFET 工艺在 5nm

图片来源网络

随着晶体管尺度向 5nm 甚至 3nm 迈进,FinFET 本身的尺寸已经缩小至极限后,无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危,甚至物理结构都无法完成。

不过,代工巨头们并没有回头再去深究 FD-SOI 工艺,而是对环绕栅极(GAA)器件产生了极大的兴趣。与 FinFET 工艺中的立体沟道三面都被栅极围绕不同,到了 GAA,沟道由纳米线(nanowire)构成,其四面都被栅极围绕,从而再度增强栅极对沟道的控制能力,有效减少漏电。

总体而言,GAA 制造方式主要是通过外延反应器在集体上制造出超晶格结构,这样的结构至少需要硅锗材料或者三层硅材料堆叠而成,并且还需要形成 STI 浅槽隔离,接下来需要多晶硅伪栅成像、隔离层和内部隔离层成型、漏极和源极外延、沟道释放、高 K 金属栅极成型、隔离层中空、环形触点成型等。

外界传言,台积电在 3nm 节点可能没有三星这么激进,继续沿用 FinFET 工艺的可能性存在,在第二代 3nm 或 2nm 上才会升级到 GAA 晶体管技术。但英特尔和三星很可能押宝在 GAA 技术上,以此来缩小和台积电之间的差距,甚至是超越台积电。

 

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