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小数分频频率合成器在测试时必须外接一个环路滤波器电路与压控振荡器才能构成一个完整的锁相环电路。其外围电路中环路滤波器的设计好坏将直接影 响到芯片的性能测试。以ADF4153小数分频频率合成器为例，研究了其外围环路滤波器的设计方法，给出了基于芯片测试的环路滤波器设计流程，并进行了验 证测试。
相位噪声是时钟、射频频综最为关注的技术指标之一。影响锁相环相噪的因素有很多，比如电源、参考源相噪、VCO 自身的相噪、环路滤波器的设置等。其中，电源引入的低频噪声往往对锁相环的近端相噪有着很大的影响。
本文提出了一种基于FPGA的通用位同步器设计方案。方案中的同步器是采用改进后的Gardner算法结构，其中，内插滤波器采用系数实时计算的Farrow结构，定时误差检测采用独立于载波相位偏差的GA-TED算法，内部控制器和环路滤波器的参数可由外部控制器设置，因而可以适应较宽速率范围内的基带码元。
