大量高速互连技术导入市场应用的趋势，为设计人员在高速讯号处理方面带来了显著变革。 

　　光互连网络论坛(Optical Internetworking Forum，OIF)在去年底发表了可扩充性系统封包接口(SPI-S)，该接口旨在为通讯系统中的芯片和板间通讯提供6Gbit/s或更高的数据传输速率。 
　　去年12月初，PCI特别兴趣小组(PCI-SIG)制订了PCI Express 2.0规格，它采用原有的5GHz讯号传输速率。而RapidIO协会也已开始在美国和亚洲等地巡回，讨论高达6.25Gbit/s的2.0版互连规格。 

　　尽管上述技术均锁定各种通讯与计算机系统，且其目标有时也会重叠，但这些技术全部都将成为板卡设计人员的可选工具。同时，向更高资料速率转移也需要互连设计的新技术，特别是在讯号完整性方面。 

　　“目前，业界对5~6.25Gbit/s的数据传输速率尚未有迫切需求，但在实际应用出现前，标准组织对该技术预先进行定义使其随时可用是相当重要的，”RapidIO协会执行总监Tom Cox表示。 

　　SPI-S推出之际，恰逢通讯巨擘思科系统(Cisco Systems)发布完全自行开发的Interlaken协议，该协议已用于思科为其系统所设计的多款ASIC之中。在思科内部，此协议亦被称为‘Spaui’，因为它混合了现有的SPI 4.2互连以及10Gb以太网络链接的XAUI标准。目前光是在思科储存网络部门总共开发的15款ASIC中，就有12款采用了Interlaken协议。 

什么是SPI-S？ 

　　SPI-S是OIF试图实现其已通过正式标准审核程序协议的接口。类似于Interlaken，它独立于任何实体传输，但针对短距离和长距离版本的CEI进行设计，目前的长、短距离范围版本分别是11和6Gbit/s。 

　　这两种协议都扮演着使现有SPI 4.2链接升级的角色。SPI 4.2同时定义了协议和实体层，所以固定于16条600~900Mbit/s的信道。相较之下，SPI-S或Interlaken则适用于未来的任何高速实体互连。 

　　OIF实际上是由芯片和系统公司共同组成的联盟，去年初才展开25Gbit/s电气层工作，该工作也许要经过18~36个月才能完成。 

　　“SPI-S可调整至任何资料宽度或电气讯号传输速率，因此未来我们就不用再为每个新一代规格重新开发协议，”IBM ASIC工程师暨OIF实体和链路层工作小组主席Dave Stauffer表示，该工作小组负责定义SPI-S。 

　　Cortina公司产品经理Fred Olsson表示，Interlaken是大约在18个月以前所开发的，当时SPI-S仍在开发中，但该公司已试图快速向市场推出可提升讯号传输速率的板卡。“当时市场上急需这种产品，大家便开始研发自己的专有技术，”Olsson说。“但我们也需要一些开放性的产品。” 

　　Cortina并不打算升级Interlaken或因此收取授权费用。因为Cortina在今年推出的网络芯片组将使用Interlaken，所以该公司希望这项协能够尽可能地被广泛采纳，他接着说。 

　　Interlaken和SPI-S在技术上的某些差异使得思科选择采用Interlaken，思科资料中心业务部的ASIC工程总监Ramesh Sivakolundu表示。尽管SPI-S采用的是通用的64/66编码方法，而Interlaken采用的是64/67，“但后者在我们采用具备直流耦合的串行/解串行器连接时，能提供更良好的执行效能，” Sivakolundu表示。 

　　Interlaken具有24位的循环冗余校验(CRC)码，相较之下，SPI-S的CRC则是12位。另外，Interlaken的流量控制也更简单，并建置了诸如meta-frame等SPI-S缺乏的其它机制，Sivakolundu表示。 

　　SPI-S和Interlaken均瞄准了用于连结单一板卡或背板上速度高于SPI 4.2的流量讯框传输(traffic-framing)和网络处理芯片。OIF互连的这些串流语义(streaming semantics)则针对在一个通讯系统内能以高速可靠处理封包的传输应用。 

　　相比之下，PCI Express和RapidIO采用的基于直接内存存取(DMA)、且以CPU为中心的模式，OIF行销部门主管暨PMC-Sierra首席工程师Brian Holden表示。在发生系统故障时，SPI互连会试图自动重新建立联机。相对地，在发生系统故障后，基于DMA的互连一般需要手动重新激活系统，Holden表示。 

　　5GHz的PCI Express 2.0确实是针对计算机应用所开发。预计它首先会用在对频宽要求较高的绘图处理领域，而后是服务器和储存应用。然而，由于Express 1.0在PC上的大量普及，预计Express 2.0在未来的嵌入式和通讯系统中，将以一种低成本选项占据更多优势。 

　　一种定义眼图和兼容性的配套电气规格仍处于0.7草案版本阶段，但预计今年6月可制订完成。
PCI Express 2.0的兼容性和互通作业性测试则预计于今年底展开，2008年便可见到产品上市。 
　　RapidIO协会尚未对支持5和6.25Gbit/s传输的串行RapidIO进行最终表决。该协会已在其于美国、日本、中国和印度等地的巡回发表会中，为各地相关领域的工程师阐述了该规格的细节。 

　　RapidIO 2.0将采用3.125Gbit/s 的XAUI电气接口，或采用与SPI-S相同的OIF CEI实体层。它将支持1、2、4、8或16信道。2.0版的新特性包括一个串流封包格式、虚拟信道、一个流量管理规格，以及一个端点流量控制仲裁规格。 

　　SPI-S主要将用于链接讯框器和封包处理芯片。相对地，RapidIO协会的Cox表示，RapidIO的用途将更广泛，可涵盖芯片到芯片、背板和构造应用，特别是那些需要DMA语义的应用。 


　　　　　　图1：SPI-S通常用于通讯系统中，以连接讯框器与封包处理芯片。

  
高速测试挑战 

　　所有新互连技术都可能为板卡设计者带来讯号完整性问题。“以3Gbit/s的速率在约30英吋距离内传输资料时，你仍可合理地观察到收发器上的现象，”SiSoft软件副总裁Todd Westerhoff表示。“但当速率提升到6Gbit/s时，就无法观测到什么了。” 

　　“传统示波器和测试探棒的用处越来越小，”Signal Consulting公司的咨询顾问Howard Johnson表示。“为了进行讯号完整性等测试，我们应该改变讯号测试方式。” 

　　在6Gbit或更高速率时，收发器仍将如往常般利用讯号调节和滤波技术以协助撷取通过板卡上的讯号。但每家芯片制造商都具有像预加重和等化技术等自己的方法。工程师需要一种标准方案，以便能在不同厂商提供的高速传送器和接收器之间打造一个闭锁回路，并使各个差异芯片能彼此协同工作，Westerhoff表示。    

  
图2：当速率达到6Gbps时，SPI-S便可望成为下一代快速接口的首选规格。PCI Express 2.0与RapidIO 2.0即将出炉。 
  
　　“所有6Gb的系统，都需要某些可使这些传送器和接收器透过控制软件彼此的通讯，以达到最佳化的能力，”他说。SiSoft是几家致力于开发产品以解决此类问题的厂商之一。 

　　思科的Sivakolundu表示，思科在进行6Gbit/s或更高速率设计时遇到许多挑战。其中包括要满足CRC24和CRC32规格、设计一款好的扰频器和解扰频器方案，以及同步化接收器和传送器等。 

　　其它问题还包括映像内部虚拟和外部实体信道。思科设计了一个能在设定的最大值内使用任何信道的通用方案。在一个系统内，链路级处理和每信道流量控制也一直是个问题，Sivakolundu补充说。