在不到一年前，仅仅只是提及双重图形（double patterning）就会使整个半导体制造业界“抖三抖”。不过今年已经出现相当多的对该项技术的正面评价。芯片制造商们不再因为担心生产力损失和套刻精度（overlay）误差而对这种技术敬而远之，而且看起来大家已经开始接受这样一个事实，需要一种方法来填补产业从浸入式光刻转到EUV所出现的光刻技术鸿沟。

　　2006年9月，在Monterey， Calif. 举行的Photomask Technology conference上，与会人员重点讨论了双重图形技术。Franklin Kalk（Toppan Photomasks公司的首席技术官）在一次会议采访中谈到：“我想，今年我们首次找到一个确实能解决主要制造难题，在这里是光刻，的设计方案，那就是紧密节距（Tight Pitch）。过去业界没有真正找到32nm节点的光刻解决方案。但我想现在我们终于找到了，每个人都对此兴奋不已。”

　　当年大会的主题致词来自Martin van den Brink （ASML的市场与技术执行副总裁）。他宣称在EUV准备好之前，双重图形是现今所知的唯一能够填补32nm节点光刻技术鸿沟的方法。

　　　　　　　　　
　　业界广泛认为193nm水浸式光刻是45nm节点的光刻技术解决方案，也许可能扩展到45nm以下。但事实上它并不足以满足32nm的要求，即数值孔径（NA）必须超过1.35，这是水浸式光刻系统的理论极限。尽管多个研究小组正在努力地寻找高折射率的浸入液、光刻胶和镜头材料，以期获得更高的NA，但van den Brink认为这不具备经济可行性。

　　如此一来，填补浸入式光刻和EUV之间鸿沟的关键就是寻找降低k1因子的方法，这早就是光刻业者所面临的艰难挑战。但可以肯定的是，目前的方法不可能将k1降到0.25以下。Van den Brink所展示的双重曝光光刻技术（包括负性的双沟槽和正性的双线条），是唯一可将k1降到0.25以下的实用方法。

　　目前，ASML联合Cadense和IMEC一起来完成概念验证性的工作。他们证实使用双重图形技术确实能够使等效k1减小到0.2以下。在其中的一个实例中，借助于NA为1.2的ASML 1700i 浸入式光刻机和Cadence Virtuoso 图象分解工具，研究人员使用正性双重曝光技术成功获得了半节距为32nm的闪存图形，最终的等效k1=0.19。实验结果如图所示，其中亮色的一次图形紧靠着暗色二次图形排布。

　　尽管这个研究小组还在大会上报道了双重图形用于32nm逻辑器件的实验结果，但Van den Brink指出通过双重图形实现Flash要容易得多。他说这是因为Flash的等比例缩小是一维问题，而逻辑器件则是二维问题，双重图形更适用于一维结构。从Flash到DRAM再到任意的逻辑器件，图形拼补（pattern stitching）的难度依次增加。

　　Cadence的RET解决方案和DFM产品销售主管Bob Naber提醒说，除模块拼补（block stitching）中潜在的困难外，双重图形也给设计、制造掩模板和晶圆加工带来了额外的步骤和挑战，而且还需要扩充基础设施。另外套刻精度也是值得关注的问题，这要求图形排布必须不可思议地紧密，否则就可能引起特征尺寸的变化。

　　在最近的IMEC年度总结会议上，负责硅制程和器件技术的副总裁Luc van den Hove阐述了IMEC扩展光刻技术的研究计划。他说：“规划中的第三种选择方案确实是双重图形，我们计划将水浸式光刻与双重曝光相结合。使用这种方法理论上能够将光刻分辨率提高两倍。”