EDA工具必须解决芯片中自定时和异步互连问题
2007-03-14 09:28:22
来源：半导体器件应用网
只需略微扫一眼系统级芯片的绘图板，就可以发现许多涉及设计要求的常见问题，如包含数十个IP核、时钟速度极高、多时钟域，并且需要更低功耗的设计。这些特性也引起了人们对复杂芯片中自定时和异步互连的极大兴趣。遗憾的是，目前的EDA工具都无法处理生产这种芯片所需的电路。
目前的EDA工具不能描述自定时电路要用的较复杂约束，仍是倾向于目前人们常用的简单同步电路。如果用目前的逻辑综合工具综合异步电路，可能得到极端错误的门和缓存规模，因为这些工具采用的简单方法很容易导致组合环路。虽然在同步设计的复杂组合逻辑中经常发生这种环路，但对大多数触发信号来说用简单的方法就可以解决这个问题。但没有触发机制时怎么办？
基于同样的原因，目前的静态时序分析工具也存在这方面的问题，这些工具除了默认功能外，通常不会处理自定时设计的嵌套环路。
现在业界需要大型EDA供应商推进这种新的自定时技术，而不是置身度外一味地加以忽略。我们每年要为EDA工具支持巨额的费用，而这些工具自从上个世纪末以来就很少有改进。现有工具中不能增加非时序约束是站不住脚的，但出于多种原因，大型EDA供应商就是不积极发展这种新兴技术。
另一方面，许多著名的大学却在大力发展异步技术，并试图使之成为主流技术。每年国际上的异步设计会议内容都在向深度和广度发展，而EDA供应商仍是睁一眼闭一眼。
这种状况并不令人惊奇；事实上，这与业界从原理图捕获到HDL综合的转变有着惊人的相似，而后者成就了当前EDA巨人的主导位置。
就象Clayton M.Christensen在他所著的《创新者的困境》(The Innovator’s Dilemma)一书指出的那样，忽略新兴技术这一举措最终将埋没业界巨人。
故事对每个人来说都是相同的：不进则退。只有改革或创新才有前途。问题是：你该怎样选择？
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