先进研发联盟的早期成果将有助欧洲芯片制造商在2010年后继续保持在全球微电子市场上的优势 

    欧盟委员会第6框架计划(FP6)下PULLNANO项目组今天公布了多项与32nm和22nm CMOS技术平台相关的重大研究成果，其中包括实现了一个采用32nm设计规则的功能CMOS SRAM（静态随机存取存储器）演示单元。PULLNANO是一个由38个欧洲合作组织共同承办的集体项目，成员包括著名的以芯片制造业为中心的研究机构、大学和中小企业。PULLNANO项目的目标是开发先进的知识，确保欧洲芯片制造商在2010年32nm CMOS技术商业化后继续在全球微电子市场保持领先的地位。  

    大多数采用先进的CMOS技术制造的复杂系统芯片(SoC) 都需要SRAM存储器单元，因此演示一个功能SRAM是一个重要的里程碑。PULLNANO联盟采用创新的MOS晶体管制造出一个功能SRAM单元，这项技术的架构与45nm技术节点使用的晶体管有很大的不同。这种晶体管采用一种低功耗方法，该方法基于全耗尽绝缘硅（FDSOI）以及一个由高K栅介质组成的栅叠层和一个单金属电极叠层。这个演示单元被认为是世界首次采用FDSI、高K介质和金属栅极制造的最小的SRAM单元。PULLNANO提前到达了第一个里程碑，预计今年年底还将推出一个更小的单元。

    在2007年召开的旧金山IEEE国际集成电路互连技术大会上，PULLNANO合作伙伴还公布了PULLNANO项目的与后道工序（BEOL）相关的研究成果。BEOL是指有源器件如晶体管与金属连线互连时的芯片制造阶段。 PULLNANO证明45nm 技术节点使用的材料和集成机制经过改进后可以是一个可靠的32nm节点解决方案，同时还提出一个采用所谓的“气隙”方法的在32nm 和22nm技术节点上提供更高性能的创新架构。 

    在建模和仿真方面，PULLNANO的学术合作伙伴开发出一个能够预测32nm和22nm CMOS技术节点的产品性能的创新方法。这些方法包括允许提前评估沟道材料等新技术和高K介质的选择对实际制造工艺的影响的新仿真器。在物理精度和计算结果之间选择最好的折衷参数，可以有效地解释控制这些先进产品工作的量子机械效应。这项成本有助于丰富ITRS (国际半导体技术开发计划)标准器件的性能评估工具。

    “32nm技术对于半导体制造商是一个至关重要的技术节点，因为我们正在处理的硅层只相当于几个原子的厚度，量子机械效应在这里变得越来越重要，”意法半导体研发合作项目经理及PULLNANO项目协调人Gilles Thomas表示，“32nm和22nm技术的产业化成功需要深入了解物理问题以及最先进的建模和仿真工具，PULLNANO联盟在这些方面居世界领先水平。” 

	PG PD PU 0.248µm2
图 1:在0.248µm2有效位单元上测量的蝶式曲线	LINK1>图 2:NiPt后FDSOI 0.248µm²的顶视图.

Cu Air gap

图3：在狭窄空间形成的多层气隙的SEM截面图