SN74SSTUB32864 —— 具备 SSTL_18 输入与输出的 25 位可配置寄存缓冲器  

    25 位 1:1 或14 位 1:2 可配置寄存缓冲器适用于 1.7 V 至 1.9 V 的 VCC 工作环境。就 1:1 引脚配置而言，每个 DIMM 仅需一个器件驱动 9 个 SDRAM 负载。就 1:2 引脚配置而言，每个 DIMM 需要两个器件驱动 18 个 SDRAM 负载。

    除复位 (RESET) 与控制 (Cn) 输入为LVCMOS，所有其它输入均为 SSTL_18。所有输出均针对边缘控制电路进行了优化，可满足无端接 DIMM 负载的要求，并符合 SSTL_18 规范。

    SN74SSTUB32864 利用 1 个差分时钟（CLK 与 CLK）工作，并将在 CLK 上升与下降的相交时进行数据寄存。

    C0 输入控制从寄存器 A 配置（低时）至寄存器 B 配置（高时）的 1:2 引脚配置。C1 输入控制从 25 位 1:1（低时）到 14 位 1:2（高时）的引脚配置。C0 与 C1 在正常工作状态下不得切换，而必须通过硬连线 (hard-wired) 连接至有效低或高电平，根据需要配置寄存器模式。就 25 位 1:1 引脚配置而言，A6、D6 与 H6 终端被驱动至低电平而成为禁用 (DNU) 引脚。


    在 DDR2 RDIMM 应用中，我们指定 RESET 设置与 CLK 及 CLK 完全异步。因此，二者间的时序关系能不保证。进入复位时，寄存器被清空，相对于禁用差分输入接收机的时间而言，数据输出被快速驱动为低。但是，离开复位状态后，寄存器相对于启动差分输入接收机的时间而言，快速进入工作状态。只要数据输入为低，且时钟在 RESET 由低向高转换中保持稳定，那么到输入接收机完全启用前，SN74SSTUB32864 的设计可确保输出保持为低，从而保证输出无干扰。


    为了确保提供稳定时钟前，寄存器提供给定的输出，RESET 应在上电过程中保持低电平状态。 

    该器件支持低功耗待机工作状态，RESET 处于低电平时，差分输入接收机被禁用，此时允许未驱动（浮动）数据、时钟以及参考电压 (VREF) 输入。此外，RESET 处于低电平时，所有寄存器得以复位，全部输出受迫至低电平，QERR 除外。LVCMOS 的 RESET 与 Cn 输入应始终保持在有效逻辑高或低电平状态下。

    通过监控 DCS 与 CSR 两种系统芯片选项的输入，该器件还支持低功耗有源工作状态，当 DCS 与 CSR 输入处于高电平状态时，通过栅极控制 Qn 输出，避免状态改变。若 DCS 或 CSR 输入处于低电平状态，Qn 输出将正常工作。RESET 输入的优先级高于 DCS 与 CSR 控制，如果驱动为低电平状态，则会强制 Qn 输出为低。若无需 DCS 控制功能，可以将 CSR 输入接地，在这种情况下 DCS 的设置时间要求与其它 D 数据输入相同。仅采用 DCS 控制低功率模式，CSR 输入必须通过上拉电阻提升至 VCC。

    两种 VREF 引脚（A3 与 T3）通过约 150 的电阻在内部连接在一起。但是，我们只需将两个 VREF 引脚之一连接至外部 VREF 电源即可。闲置的 VREF 引脚必须端接一个 VREF 耦合电容器。

    特性 
    TI Widebus+ 产品系列中的新成员
    优化 DDR2 DIMM PCB 布局的引脚
    可配置为 25 位1:1 或 14 位 1:2 寄存缓冲器
    芯片选择输入对数据输出进行栅极控制，避免状态改变，并最小化系统功耗
    输出边缘控制电路在无端接线路中最大程度降低开关噪声
    支持 SSTL_18 数据输入
    差分时钟（CLK 与 CLK）输入
    支持Control 与 RESET 输入上的 LVCMOS 开关电平 
    RESET 输入禁用差分输入接收机，复位所有寄存器，使所有输出受迫至低电平