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本文提出了一种基于VHDL语言的数字频率计的设计方案，该方案通过采用自顶向下的设计方法，用VHDL语言对同步整形电路等进行编程，用QuartusⅡ对状态机、分频电路进行仿真，在FPGA上采用高频测频、低频测周、中间十分频转换的方法，设计出体积较小的数字频率计。经过电路仿真和硬件测试验证了方案的可行性。
