电源芯片朝向利用晶体管取代FET降低损耗
2006-11-10 13:48:05
来源：半导体器件应用网
1 前言
随着可携产品日趋小巧轻薄，对电源管理芯片也提出更高的要求，诸如高集成度、高可靠性、低噪声、抗干扰、低功耗等等的目标。可携产品的电源设计需要宏观到系统级思考逻辑，包括像手机、MP3、PDA、PMP、DSC等产品，都是由电池供电的低功耗产品，如果电源系统设计不当，将会影响到整个系统的架构、产品的特性组合、组件的选择、软件的设计以及功率分配架构等。同样，在系统设计中，也要从节省电池能量的角度出发多加考虑。例如，现在可携产品的处理器一般都设有几种不同的工作状态，通过一系列不同的节能模式可减少对电池容量的消耗。当用户的系统不需要最大处理能力时，处理器就会进入电源消耗较少的低功耗模式。
2 电源芯片的出现解决严重化的驱动电压变化
所以为了解决不断严重化的驱动电压变化问题，对于电源电路而言，即将面对新一代的革命，当然，如果可能的话，最好的方法就是将电源电路DC-DC变压器完全制造在芯片上。而这样的理想将会因为制程技术的进步，而得以实现，目前已经有部分的半导体芯片业者开始研究这种芯片电源。此外，因为期望达到电源稳定的控制技术，数字元电源控制也持续被业界工程师所关心。
事实上，在制程微细化的同时，数字芯片驱动电压的变动也越来越明显。为了降低这种变动，工程师必须考虑针对提供驱动电压和电流的主电源电路进行改善以达到高稳定度的目标，同时相信这也将是未来无法避免的趋势。
目前，要控制驱动电压的变化，主要有2个方法。第一是缩短作为负荷的数字芯片和电源电路之间的距离。因为目前的芯片驱动电压已经开始采用+1.0V左右的低电压，而且还要负荷大电流的电源，所以，电源配线如果能够短一点的话，因为电源配线所产生的电感及抗阻等等寄生电路，对于驱动电压变化就能控制到最小限度。另外一个方法是，在电源电路中，改善对于电压的控制方法。一般来说，电源电路的功能不仅仅只有将电池等输入的电压，转换成组件适用的电压的能力，而且还必须即使达到输入电压和负荷，如果产生变动或变化，也有能力将输出电压维持在一定范围内的稳定化控制作用。
所以，如果能够提高这个控制结构能力的话，就能够消除因为驱动电压变动所带来的影响。而对于剧烈的负荷变化方面，大多的工程师都会在芯片的附近，设置去耦电容器来维持电流电压的稳定度，但是除此之外，如果能够充分利用数字元电源控制技术的化，就可以更加灵活的来处理整体的电源供电系统。
3 让电源电路和负荷无限接近
但是这么复杂的电路设计和布局，对于工程师来说，还是一项沉重的负担，因为单单只是噪声所带来的干扰问题，就足以让工程师花费相当多的时间来克服。所以，如果能够有一个简单控制驱动电压变化的方法，那么，这将会是所有电源布局工程师的一项好消息。
就今天而言，事实上已经有相关的技术能够达到这样的理想，那就是藉由半导体制程的技术，将DC-DC变压器等的电源电路大幅度的小型化，并且积集在芯片上，也就是说，让芯片本身就能够完成变压的工作，如此一来，不仅仅能够达到前述缩短芯片和电源电路之间的距离，并且还能够减轻成本负担，将不再需要透过低电压的电源配线，所以寄生电感和抗阻成分也可以随之减少。而这样的概念已经被逐渐的实用化成为芯片电源。
如果要达到如此理想程度的话，并不是仅仅依赖半导体制程技术就可以完全做到，当然还必须加入其它方面的努力，例如，必须提高电源电路的转换频率，并且缩小电源电路。因为目前DC-DC变压器的转换频率只有几MHz左右而已，如果期望在芯片内部置入DC-DC变压器的话，势必要将转换频率提高数百倍以上，达到数百MHz。但是要如何让DC-DC变压器内这些被动组件，可以小型化以及承受高频率的转换运作。
DC-DC变压器等的电源电路一般由晶体管、电感线圈，以及电容等等的被动组件所组成，当转换频率之后，在同一单位时间的转换次数就会增加，如此一来，每一次转换时，向电感线圈以及电容内存储的电量就能减少，让电感以及电容系数的值可以控制在很小的范围内，而达到让被动组件小型化得以置入芯片内部。就像，目前DC-DC变压器的转换频率只有几MHz，而使用的也是几μH的电感线圈，但是当转换频率能达到数百MHz的时候，这样的话几nH～几十nH的电感线圈就够了，也就是说，在体积上不需要使用太大的线圈。
而在提高转换频率这一方面，不仅仅可以让电源的集成更方便，同时还有附加的效果出现，因为在高频率的转化环境下，负责转换电源电路PWM讯号的周期会大幅度缩短，所以控制所需时间也更短，这样一来，就可以提高电源电路的负荷响应性。微处理器等多数逻辑电路在通过脉冲型大电流的时候，需要相当高的负荷响应性，如果不能提供数字电路提供必要电流量的话，就将会导致DC-DC变压器效率降，那么逻辑电路就无法维持正常的运作。
4 减少寄生旁路降低损耗
目前提高转换频率碰到的最大障碍，就是伴随减少转换动作而产生的功率损耗情况。这是因为构成DC-DC变压器转换的FET组件，并不是作为纯粹转换的组件，而会存在连接抗阻或寄生电容等寄生旁路，如果提高了转换频率，对寄生电容来说，充放电次数增加导致损耗也增加，结果就会造成电源电路整体的效率降低。不过，因为高频率转换会造成损耗大幅度增加的情况，大多是发生在利用FET转换的DC-DC变压器情况下，如果能使用寄生容量更小的晶体管作为转换用FET，那么或许有可能，可以克服因为提高转换频率，所带来高损耗的困扰，把损耗控制在最低的程度。所以，虽然提高转换频率可以带来部分的优点，且也无可避免的会造成效率影响，所以，如何在提高转换频率的同时，能够维持住一定的转换效率，就成了芯片业者需要努力的方向。
如果要采用晶体管来替换FET进行转换工作的话，在制程上或许微米等级的制程就不是很适用，因为这样微细的晶体管，基本上适用于在逻辑电路中让讯号高速地接通和关闭，在满足这种高速动作的前提下，只能尽可能将寄生容量设计成较小的值，就可以适用于转换频率提高后的电源电路。
此外，目前DC-DC变压器大多都使用的Power FET，因为可以利用高电压来处理较大的电力，这样所带来的损耗问题比起寄生容量产生的效率降低还令工程师关注。
这是因为输入输出电压差较大的电源电路中，进行转换的PWM波形的duty比较低，也就是说，让FET接通时间更长的同步整流用FET中，低接通抗阻是更被重视的。所以处理电力较高的Power FET，设计的出发点就在于如何获得更低的接通抗阻，当然如果输出电流较小，只有数百mA的情况下，接通抗阻的损耗绝对值也并不会很大。如果提高转换频率而言，或许还是微细的晶体管会来的比较理想。
5 透过设备技术来达到耐压能力
如果期望完成电源芯片，而利用晶体管来取代FET的话，在提高转换频率这一方面，基本上应该没有什么问题，不过到目前为止，最大的问题是使用晶体管时，如何确保转换所必须具备的耐压能力。从另一方面来看，一般芯片的晶体管栅极可能很短，不过这是需要在非常低的驱动电压下才能达到的，例如使用+1.0V左右驱动电压的奈米制程芯片产品。一般而言，利用FET作为转换实，可能会出现Overshoot的现象，所以耐压能力必须达到驱动电压的1.5倍～2倍左右。
不过，就目前技术上而言，这样的问题已经有部份业者开发出解决的方法，发展出利用90nm的生产制程技术，可以将电池+4V电压直接导入芯片内部DC-DC变压器，完成电源芯片的目标，同时也已经开始进行量产化的工作。
要完成这样的目标，芯片业者本身需要在制程以及设备等等各方面，做出相当程度的努力，当然首先就必须改善晶体管的结构，例如将驱动电压印加的漏极和栅极之间的距离，安排得比一般MOSFET更长，这样就可以简单地确保耐压能力，也就是一般所谓drain-extended结构。
另一个改进的就是电路技术，将FET的High Side及同步整流用Low Side，进行串迭连接（cascode）来提高耐压能力，也就是说，将源极接地增幅段和栅极接地增幅段，这2个晶体管串迭起来的电路技术。这样的做法，除了可以提高耐压的能力之外，在模拟电路中，还能提高效率增加高频率的特性等等。
实现电源芯片的实用化，虽然，并不需要电源电路相关的电源IC业者、感应器业者、电容器业者和大规模数字集成电路业者之间紧密地合作，在整体的产业结构上并不复杂，不过，为了有效让大规模集成电路和电源电路整合在单芯片内，除了数字电路技术之外，电源电路技术及感应器、电容等各要素的技术都变得不可或缺，不过就目前的环境来看，几乎没有业者单独拥有必须的关键技术，所以，因此将来可能会出现合作、并购等形式来获得所需的技术，进而开发出更完善的电源芯片产品。（参考数据：NE杂志）
随着可携产品日趋小巧轻薄，对电源管理芯片也提出更高的要求，诸如高集成度、高可靠性、低噪声、抗干扰、低功耗等等的目标。可携产品的电源设计需要宏观到系统级思考逻辑，包括像手机、MP3、PDA、PMP、DSC等产品，都是由电池供电的低功耗产品，如果电源系统设计不当，将会影响到整个系统的架构、产品的特性组合、组件的选择、软件的设计以及功率分配架构等。同样，在系统设计中，也要从节省电池能量的角度出发多加考虑。例如，现在可携产品的处理器一般都设有几种不同的工作状态，通过一系列不同的节能模式可减少对电池容量的消耗。当用户的系统不需要最大处理能力时，处理器就会进入电源消耗较少的低功耗模式。
2 电源芯片的出现解决严重化的驱动电压变化
所以为了解决不断严重化的驱动电压变化问题，对于电源电路而言，即将面对新一代的革命，当然，如果可能的话，最好的方法就是将电源电路DC-DC变压器完全制造在芯片上。而这样的理想将会因为制程技术的进步，而得以实现，目前已经有部分的半导体芯片业者开始研究这种芯片电源。此外，因为期望达到电源稳定的控制技术，数字元电源控制也持续被业界工程师所关心。
事实上，在制程微细化的同时，数字芯片驱动电压的变动也越来越明显。为了降低这种变动，工程师必须考虑针对提供驱动电压和电流的主电源电路进行改善以达到高稳定度的目标，同时相信这也将是未来无法避免的趋势。
目前，要控制驱动电压的变化，主要有2个方法。第一是缩短作为负荷的数字芯片和电源电路之间的距离。因为目前的芯片驱动电压已经开始采用+1.0V左右的低电压，而且还要负荷大电流的电源，所以，电源配线如果能够短一点的话，因为电源配线所产生的电感及抗阻等等寄生电路，对于驱动电压变化就能控制到最小限度。另外一个方法是，在电源电路中，改善对于电压的控制方法。一般来说，电源电路的功能不仅仅只有将电池等输入的电压，转换成组件适用的电压的能力，而且还必须即使达到输入电压和负荷，如果产生变动或变化，也有能力将输出电压维持在一定范围内的稳定化控制作用。
所以，如果能够提高这个控制结构能力的话，就能够消除因为驱动电压变动所带来的影响。而对于剧烈的负荷变化方面，大多的工程师都会在芯片的附近，设置去耦电容器来维持电流电压的稳定度，但是除此之外，如果能够充分利用数字元电源控制技术的化，就可以更加灵活的来处理整体的电源供电系统。
3 让电源电路和负荷无限接近
但是这么复杂的电路设计和布局，对于工程师来说，还是一项沉重的负担，因为单单只是噪声所带来的干扰问题，就足以让工程师花费相当多的时间来克服。所以，如果能够有一个简单控制驱动电压变化的方法，那么，这将会是所有电源布局工程师的一项好消息。
就今天而言，事实上已经有相关的技术能够达到这样的理想，那就是藉由半导体制程的技术，将DC-DC变压器等的电源电路大幅度的小型化，并且积集在芯片上，也就是说，让芯片本身就能够完成变压的工作，如此一来，不仅仅能够达到前述缩短芯片和电源电路之间的距离，并且还能够减轻成本负担，将不再需要透过低电压的电源配线，所以寄生电感和抗阻成分也可以随之减少。而这样的概念已经被逐渐的实用化成为芯片电源。
如果要达到如此理想程度的话，并不是仅仅依赖半导体制程技术就可以完全做到，当然还必须加入其它方面的努力，例如，必须提高电源电路的转换频率，并且缩小电源电路。因为目前DC-DC变压器的转换频率只有几MHz左右而已，如果期望在芯片内部置入DC-DC变压器的话，势必要将转换频率提高数百倍以上，达到数百MHz。但是要如何让DC-DC变压器内这些被动组件，可以小型化以及承受高频率的转换运作。
DC-DC变压器等的电源电路一般由晶体管、电感线圈，以及电容等等的被动组件所组成，当转换频率之后，在同一单位时间的转换次数就会增加，如此一来，每一次转换时，向电感线圈以及电容内存储的电量就能减少，让电感以及电容系数的值可以控制在很小的范围内，而达到让被动组件小型化得以置入芯片内部。就像，目前DC-DC变压器的转换频率只有几MHz，而使用的也是几μH的电感线圈，但是当转换频率能达到数百MHz的时候，这样的话几nH～几十nH的电感线圈就够了，也就是说，在体积上不需要使用太大的线圈。
而在提高转换频率这一方面，不仅仅可以让电源的集成更方便，同时还有附加的效果出现，因为在高频率的转化环境下，负责转换电源电路PWM讯号的周期会大幅度缩短，所以控制所需时间也更短，这样一来，就可以提高电源电路的负荷响应性。微处理器等多数逻辑电路在通过脉冲型大电流的时候，需要相当高的负荷响应性，如果不能提供数字电路提供必要电流量的话，就将会导致DC-DC变压器效率降，那么逻辑电路就无法维持正常的运作。
4 减少寄生旁路降低损耗
目前提高转换频率碰到的最大障碍，就是伴随减少转换动作而产生的功率损耗情况。这是因为构成DC-DC变压器转换的FET组件，并不是作为纯粹转换的组件，而会存在连接抗阻或寄生电容等寄生旁路，如果提高了转换频率，对寄生电容来说，充放电次数增加导致损耗也增加，结果就会造成电源电路整体的效率降低。不过，因为高频率转换会造成损耗大幅度增加的情况，大多是发生在利用FET转换的DC-DC变压器情况下，如果能使用寄生容量更小的晶体管作为转换用FET，那么或许有可能，可以克服因为提高转换频率，所带来高损耗的困扰，把损耗控制在最低的程度。所以，虽然提高转换频率可以带来部分的优点，且也无可避免的会造成效率影响，所以，如何在提高转换频率的同时，能够维持住一定的转换效率，就成了芯片业者需要努力的方向。
如果要采用晶体管来替换FET进行转换工作的话，在制程上或许微米等级的制程就不是很适用，因为这样微细的晶体管，基本上适用于在逻辑电路中让讯号高速地接通和关闭，在满足这种高速动作的前提下，只能尽可能将寄生容量设计成较小的值，就可以适用于转换频率提高后的电源电路。
此外，目前DC-DC变压器大多都使用的Power FET，因为可以利用高电压来处理较大的电力，这样所带来的损耗问题比起寄生容量产生的效率降低还令工程师关注。
这是因为输入输出电压差较大的电源电路中，进行转换的PWM波形的duty比较低，也就是说，让FET接通时间更长的同步整流用FET中，低接通抗阻是更被重视的。所以处理电力较高的Power FET，设计的出发点就在于如何获得更低的接通抗阻，当然如果输出电流较小，只有数百mA的情况下，接通抗阻的损耗绝对值也并不会很大。如果提高转换频率而言，或许还是微细的晶体管会来的比较理想。
5 透过设备技术来达到耐压能力
如果期望完成电源芯片，而利用晶体管来取代FET的话，在提高转换频率这一方面，基本上应该没有什么问题，不过到目前为止，最大的问题是使用晶体管时，如何确保转换所必须具备的耐压能力。从另一方面来看，一般芯片的晶体管栅极可能很短，不过这是需要在非常低的驱动电压下才能达到的，例如使用+1.0V左右驱动电压的奈米制程芯片产品。一般而言，利用FET作为转换实，可能会出现Overshoot的现象，所以耐压能力必须达到驱动电压的1.5倍～2倍左右。
不过，就目前技术上而言，这样的问题已经有部份业者开发出解决的方法，发展出利用90nm的生产制程技术，可以将电池+4V电压直接导入芯片内部DC-DC变压器，完成电源芯片的目标，同时也已经开始进行量产化的工作。
要完成这样的目标，芯片业者本身需要在制程以及设备等等各方面，做出相当程度的努力，当然首先就必须改善晶体管的结构，例如将驱动电压印加的漏极和栅极之间的距离，安排得比一般MOSFET更长，这样就可以简单地确保耐压能力，也就是一般所谓drain-extended结构。
另一个改进的就是电路技术，将FET的High Side及同步整流用Low Side，进行串迭连接（cascode）来提高耐压能力，也就是说，将源极接地增幅段和栅极接地增幅段，这2个晶体管串迭起来的电路技术。这样的做法，除了可以提高耐压的能力之外，在模拟电路中，还能提高效率增加高频率的特性等等。
实现电源芯片的实用化，虽然，并不需要电源电路相关的电源IC业者、感应器业者、电容器业者和大规模数字集成电路业者之间紧密地合作，在整体的产业结构上并不复杂，不过，为了有效让大规模集成电路和电源电路整合在单芯片内，除了数字电路技术之外，电源电路技术及感应器、电容等各要素的技术都变得不可或缺，不过就目前的环境来看，几乎没有业者单独拥有必须的关键技术，所以，因此将来可能会出现合作、并购等形式来获得所需的技术，进而开发出更完善的电源芯片产品。（参考数据：NE杂志）
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