IDT无线基础设施方案：10G串行缓冲器和预处理开关
实现高性能、低成本的下一代DSP密集系统

摘要
      本文描述了基于RapidIO的10G串行缓冲器在下一代数字信号处理器( DSP )密集型系统中，如何增强系统性能并降低系统的成本。当该缓冲器与IDT的预处理交换芯片(PPS)共同被应用于系统中时，10G串行缓冲器可以使系统性能提高20%。在实际的应用中，我们的顾客经过评估后认为：上述的方案相对于其它可以替代的方案，可以减少50%－70%的材料单成本（BOM）。而且这种缓冲器与PPS组合的解决方案还可以提供模块化的设计。
      与同类的其它方案相比，10G缓冲器为低成本系统提供更加优越的性能。虽然在本文采用的是应用于3G蜂窝基站中的实例。但是在任何采用了DSP集群的应用系统如医学影像、高速通讯系统、雷达或其他使用了信号处理和/或数据采集和采样的系统中，缓冲器和PPS组合都会提供同样优良的性能。
      本论文以一个简短的对各种开发工具的总结作为结束。这些开发工具提供了与德州仪器公司（TI）DSP芯片的连接――可以使用户在利用TI DSP、10G串行缓冲器与PPS进行设计时，使设计工作变得更加简单。
3G网络的需求：更高的性能和更低的成本
      为了能够提供高服务质量和低本高效的接入带宽“三网合一”服务，蜂窝基站的吞吐量必须大大增强才能满足需求。因此，在筹备3G网络的部署时， 服务供应商就要求设备供应商大幅度提高基站吞吐量至10Gbps， 同时，实现了每年80% 的成本降低量。
      如果这些苛刻的要求并没有得到满足，就会导致单位服务费用超过消费者眼中的最有竞争力的价格水平。而过高的服务价格将会进一步阻碍消费需求的增长，并且减小服务商在获得3G牌照和基础设施建设方面所花费的巨额投资的回报。因此，实现这些目标，对整个移动通信业都是十分关键的——包括服务供应商，设备供应商和零件供应商。
      因此，零件供应商的专家支持下，设备供应商必须实现这种存明显冲突的目标——性能的大幅提升和成本的显著降低。
可以产生杠杆作用的工业标准
      为了实现下一代网络苛刻的成本和性能要求，设备供应商正越来越求助于电子及机械标准。这种标准，使零件供应商得以最大限度地扩大规模经济，同时也创造了新的技术平台。这个平台会加剧价格的竞争，从而可以获得更具有竞争力的零件供应价格。然而，标准化不可以扼杀创新。因此，行业已制定出了零件协同工作或接口标准，这样可以让零件供应商自由地制造组件。 
      串行RapidIO技术就是这样一个标准。这是一种点对点数据包交换的高性能互联技术——专为嵌入式系统，如无线基础设施、边缘网络、存储、科学、军方和工业设备。串行RapidIO技术补充完备了基站专用接口标准，如开放式基站架构( OBSAI ) ——它确定了基站单元间的接口标准;另一个有竞争力的标准， 通用公共无线电接口（CPRI）——它定义了射频( RF )和通用移动通信系统( UMTS )基站中控制块的接口;以及先进电信计算平台（ATCA）——定义了标准的主板波形因数。
综合起来，这些标准支持模块化设计和制造方法。在复杂的、高生产容量的系统中，降低设计费用、材料单成本（BOM）与制造业劳动成本的关键也正是这些模块化设计和制造方法。 它们使系统的设计可以使用不同的标准组件，这可以消除一些定制配件所带来相对昂贵的费用，包括标准单元芯片和FPGA 两种。 而其余的定制配件则必须使用标准的接口。 如果没有使用标准的接口，用户就需要设计定制的接口——这是的"即插即用"和模块化设计的主要障碍。
利用基于串行RapidIO的ASSC解决性能瓶颈
      凭借其固有的优点，标准器件设计成为基站设计中的主要方法。并且为回应市场的发展， IDT已完全采用了串行RapidIO技术标准。RapidIO结构有能力使它成为一个完全功能的开放通信结构。从而代替那些在传播空间历来占主导地位的、更为昂贵的专有结构。
      在分析基站的性能和成本挑战中，IDT及其客户确定了两个严重的性能瓶颈问题——缓慢的帧采样比较速率和非最佳的DSP负载。而采用串行RapidIO技术可成功地解决这些瓶颈问题。利用串行RapidIO技术， IDT制定了两个专用系统组件( ASSC )来消除这些瓶颈: 10G的串口缓冲器和预处理交换芯片（PPS）。
帧采样比较瓶颈
      当今的无线基站的过程中，必须使用同一套数据，多次解码以获得不同的信息。 举例来说， 3G系统采用相同的DSP或码片速率处理（chip rate processing）专用集成电路( ASIC )必须对10ms的帧采样数据访问。首先进行随机存取信道解码，其次是数据信道的处理，而且所有集群中的DSP都访问相同的数据。
      一些复杂的事件，以及射频环境的干扰影响，会造成数据的失真、损坏以及数据包的丢失问题。 因此， 基站必须在时域的对数据进行比较，以提高实时处理算法弥补失误和损失的效力。所以，基站对当前的帧采样[N]和之前的帧采样[N-1] 进行比较。不过，在高数据吞吐量的系统，如3G基站，采样数据会非常大， 对帧采样进行比较的执行时间的长度限制了系统的吞吐量。
      为了达到必要的性能， 这种普通的帧采样比较的问题，需要消耗昂贵的系统资源；并限制了基站系统在一个具有竞争力的价格水平，提供高增值服务的能力。
      容量有限的本地内存同样是瓶颈——DSP的本地存储器没有足够的能力来在一次操作中执行整个比较过程。当然，采样的数据可分为一些片段，首先对这些片段进行单独处理，然后将处理结果再进行重组。不过，这样做会限制基带的吞吐量。任何情况下，这些本地存储器，都被当作缓存和存储程序代码。如果被用于其它目的，就会需要在电路板上增加更多的内存。但这么做会伴随着材料单成本的增加、固定材料费用的增加、以及更加复杂的内存管理系统。
      提升DSP的性能和增加DSP的数量可以部分地弥补这方面的性能退化。不过， 这是一个渐进的方式，并不能解决根本问题——即如何存储大量的采样数据和将这些采样数据快的送到DSP中进行处理。
      由于内存容量的问题， 设计者可以增大板上的某个内存作为其它内存的缓冲器（见图１）。这样做会使内存管理系统复杂化，而且的作用只是类似于“创可帖”——只有部分的减轻瓶颈问题，而不能从根本上解决它。
      另外，这个问题可以用复制的并行存储器来解决（如图）2。不过，由于芯片和电路板固定成本的增加，会大幅增加材料单成本，因此这种方案的成本比较高昂。 此外，这种做法是不容易扩展升级。因为随着吞吐量需求的增加，电路板必须重新设计来适应更大的存储器。
      另一种做法是将数据储存在共享系统内存(见图3 )中。该内存使用了FPGA和基带开关作为接口。而基带开关需要定制设计，这必然提高了高了设计成本、风险、当然还有高的材料单成本（BOM）。 此外，使用定制零件破坏了模块化设计的首要推动力——使用标准的设备与标准接口标准。 
      解决这个问题的的一个基本方案是将数据并行化。但是，这大大增加了设备的输入和输出端口——会多达100个。 此外，它会显著地增加电路板的面积。或者，对于一块给定的电路板，它会减少服务信道的数目。最终结果是显着增加的BOM并增加了服务的单位成本。
      最后，这些纯存储器层面的方案都没有使系统处理数据的能力智能化。比如， 定制电路设计必须找出丢掉的数据包，并用虚拟数据包来填补空白，以保持数据包的同步性。标准的采样比较的解决方案，也要包含必要的智能化问题，从而同时消除了两个问题。
最佳的解决方案
最佳解决方案所需要的条件可以很清楚地陈列如下：
◆内存容量必须足够大以存储大量的采样数据。
◆内存具有扩展性利于进行前瞻性设计。
◆存储器的DSP群接口必须是串行的，从而减少了输入／输出端口数。
◆支持10Gbps板级吞吐量的DSP的速度比较快，而内存串行接口的速度应该足够快来适应DSP的速度。
◆串口必须使用行业的标准，也就是用DSP的厂商所使用的标准——串行RapidIO技术
◆设备必须具有智能数据处理能力。否则，就会需要有专用的定制设备。
◆设备必须消除任何及所有定制方案；它必须是一个标准ASSC(专用系统组件)。
换句话说，解决方案是一个大的、快速的、可扩充的、包含内置智能和串行RapidIO技术接口的串行缓冲器。
IDT 10G串行缓冲器方案
      基于串行RapidIO技术的缓冲器，具有18Mbits内存。并且通过四倍速（QDR——quad data rate）SRAM，可以将内在扩展至90Mbits。这样，缓冲器就可以使系统在实时执行大数据量的、连续的帧采样比较时，达到10Gbps的速率（见图4）。
有保证的10Gbps的性能，再加上高容量的内存， 确保了DSP可以一次性的完全执行一个大约15ms的帧采样的比较。该器件只需要16个输入/输出引脚。 这既减轻了输出/输出管脚数；而且在需要时，还可以与FPGA直接相连。
此外， 10G串口缓冲器的智能监测及控制电路可以自动识别并填补丢失的数据，从而保持数据的同步性。它也可以作为一个主体，判断到何时何处需要发送数据；并且不需额外的帮助就可以从DSP初始化传输数据。
DSP负载瓶颈
      非最佳的DSP负载导致了DSP的负载瓶颈。笨拙的解决办法是增加DSP的数量和/或性能。然而，这不仅效率低、费用昂贵、而且也是不可升级的；将来的设备调整几乎肯定会需要更多的DSP升级。 正确的解决办法是只要确保DSP负载在一个最佳的方式。
      调节DSP的负载的传统方法是在FPGA中定制设计的一个基带开关和使用双端口存储器。 这种定制设计的方式消耗了很多时间和精力，而且不可避免地需要多次重新设计以达到预期的功能。
IDT预处理开关（PPS）处理方案
      基于RapidIO技术的IDT串行PPS是标准的专用系统组件（ASSC）。它可以提供必需的功能，而且不会产生丝毫的执行问题。
      PPS位于RF背板和DSP之间，它会在数据到达DSP之前截取数据。开关让数据包处理有效负载，在DSP执行无线算法之前，优化有效负载。PPS在交换信息包的同时，还预处理数据。然后输出信息包组播至DSP集群。PPS不仅提供预处理功能，而且根据带宽、流量、通话的数量可以用软件来实时的改变DSP的配置状况。因此，它使系统动态调整， 为满足不断变化的带宽需求而打开和关闭某些路径。 不同于以往的无线基站结构，充分利用PPS固有的可扩充性，就可以使它能够适应未来的发展。
      对PPS的大量测试表明它可以减少DSP的负载超过20%，从而有效地提高DSP的性能。此外，更换掉了旧体系结构中使用的FPGA和双端口存储器，可以同时减小成本和设计的复杂性。
ASSC（专用系统组件）基站解决方案——10G串行缓冲器＋PPS
从基站设计师那里得知， 与其它同类方案相比，结合了10G串行缓冲器和PPS的方案，不仅减少DSP的负载的20%以上，而且降低BOM（材料单成本）50%至75%。
结合了两个装置的基站电路板如下图5所示。
      显然， 设计成功的一个主要先决条件就是将这两个ASSC器件的组合与DSP集群无缝地协同合作。为确保这种操作的成功实施，基站设计者可利用开发平台进行联合设计。开发平台是相关主要器件制造商都参与的。跳跃开始（jump-starts）就是一个这样的平台，使用它可以对早期原型进行编程。从而加速产品上市时间。
      由德州仪器公司（Texas Instruments）和IDT公司联合开发的开发平台如图6所示。该平台包含了四个超高性能TI公司的DSP(TMS320C6455或TMS320C6482)，PPS含有40条通道和22个端口， 以及一个扩展端口。扩展端口是为支持其它串行RapidIO技术端点的子卡准备的，包括了10G串行缓冲器。它也包括所有必要的软件，可以进行快速安装、初始化、以及对现场的情况研究执行。
      平台有三个千兆以太网背板、一路I/O；每个DSP多达128M的DRAM DDR2；Flash存储器(串行高速)和12C；系统导入、MMC所需的JTAG；具有附加功能的IPMI所需要的MMC控制；和一个单独运行所需的本地电源选项。
 小结
      为了提高性能和降低成本，设备供应商采用的标准设备必须使用标准接口，如串行RapidIO接口。
      IDT公司串行基于RapidIO技术的10G缓冲器解决了帧采样比较问题。而IDT公司同样串行基于RapidIO技术的预处理开关，解决了高吞吐量数据处理和交换方面的问题。二者的结合，为客户提供完整的数据处理和储存解决方案，使低本效益的先进DSP密集的无线服务，如视频，语音和数据业务提供给终端用户。 此外， 相比其它替代方案，它消除了在无线基础设施中吞吐量增长的局限；减轻DSP负载20%以上；大幅减少BOM 50%至75%。