为当今的高速系统设计时钟时序电路并不是一件简单的任务。不断上升的时钟频率、更加紧缩的时序裕度、更加紧密的板级版图都可能会带来新的时钟歪斜、噪声、串扰和其它信号完整性问题。如今的许多复杂系统中，设计师必须为一个不断扩大的子系统阵列，在电路板上分配多路时钟信号。在此同时，由于时钟网络规模的扩大和传输线长度的延伸，设计师必须使用差分信号以降低时钟串扰的影响和其他形式的干扰。
      当然设计的风险也很高。作为系统中分布最广泛和最高速的信号，时钟树对系统性能、功耗、电磁干扰(EMI)和成本都会产生重大的影响。 如果设计成最优的形式，它们为设计师提供了巨大的好处，无论是效率方面、可靠性以及更快的翻转速度。反之，就会影响产品在市场上的成功。
      一直以来，设计师们依靠传统的分立器件搭建的振荡器，来满足时钟树设计要求。然而最近， IC厂商已开始提供各种各样的时序控制的硅芯片，把一些传统的时序功能整合成一块芯片。本文将回顾了设计师当前设计时钟树电路所面临的各种挑战，并研究这些不同的组件如何影响设计。

主要的挑战
      在这个新的系统设计中，设计师企图达到干净和精确的时钟信号分布的努力将面临着一系列严峻的挑战。更长的时钟路径要求设计师特别注意不同负载之间的路径延迟的差异；以及对于系统上的多种不同设备，平衡它们的建立时间和保持时间。几年前，当时钟周期比现在大三、四倍的时候，时钟歪斜可能已经是令人困扰的问题了。但随着周期时间下降至几纳秒，路径延误容易导致时钟周期内丢失时钟或者使时钟反向。而且如果建立时间和保持时间不被满足，系统就会由于进入亚稳态而变得不可靠。
      在此同时，设计师必须处理一系列新的噪声问题。信号反射、地噪声反弹、信号的交叉耦合以及每个设计中都潜伏的倍频的影响。 如果它们未被发现，就可能对系统的性能、信号完整性产生影响，并且最终地，对系统的稳定性产生很大的影响。

时钟抖动控制
      由于时钟频率的日益上升和时钟树设计的日益复杂，时钟抖动必须特别加以控制。在任何时序系统中，时序的不确定性都是一个很重要的考虑因素。但是数据传输速率进入几个Gbps时，对不确定性应该给予更多的重视。今天，设计师必须比过去更加努力的寻找抖动的来源。更快的时钟沿、更大的开关电流，伴随着时钟频率的提高都增加了时钟域内相互干扰的可能性。从而可导致一系列会引起抖动的问题，包括:串扰、传输线的不恰当端接方式、振铃。
      在市场上如通讯行业，新的行业标准对抖动控制有非常高的要求。设计师必须使用时序元件以提供足够的时钟裕度，从而符合标准规定。在此同时，一般情况下总是需要将更多的功能集成到更少的器件之中。这也导致设计师把锁相环与其它电路一起集成到大型ASIC(专用集成电路)或ASSP（专用标准产品）之中。但是，这样做，又增加时序电路产生抖动的可能性。因此， 对抖动控制需求的增加就要求设计对功能进行分割，以及将关键的时序器件用外接的时序芯片来实现。
      鉴于日益复杂的时钟树设计和抖动控制重要性的日益增加，设计师在研发周期的前期就开始确定自己的时序电路结构便成为一件势在必行的事情。通过在设计前期而不是后期处理这些问题，设计师可以更容易修改自己的设计，来提高抖动控制，减少重制(re-spin)次数，并且提高产品的上市速度。现在一些时序芯片供应商可以提供咨询服务，帮助设计师优化其电路原理图和版图。

减少电磁干扰（EMI）
      在设计时序电路时，另外一件值得关注的就是EMI。当前的设计中对较高频率的使用，增加了违反严格的EMI标准的可能性，包括传导发射（conducted emission）还是辐射发射（radiated emission）都有可能被违反。现在的主要标准，包括A类工业及办公设备标准、以及更严格的B类住宅和消费用品标准。
      作为系统中频率最高的信号，时钟产生和分布电路是EMI的主要来源。 因为整个系统都以时钟频率同步地运行， 那么，处理器和总线活动带来的电源噪声的频率便为时钟频率或其谐波。所有数字开关造成的系统电源噪声都仍与系统时钟保持同步。
      当系统在较低频率运行时，设计师可以这样解决这些问题干扰。如：增加屏蔽、使用扼流器件、磁珠或其它技术。但采用这些技术一般都很昂贵，而且费时。
      近年来， 设计师们转而使用扩频技术来调制输出频率，以调整时钟信号的尖峰能量发射，从而满足新的电磁干扰的约束。无论是基波还是谐波产生的电磁干扰，扩频技术可以用来降低干扰。事实上，使用扩频技术已变得如此普遍，有些总线结构如PCI Express?，现在都提供详细的说明书，以帮助设计师满足EMI规则。结果，现在许多时钟合成器都提供扩频技术作为选择项。
      下图中包含的DLP（数字光输处理器）投影仪/电视应用提供了一个极好的例子，说明当前的时钟合成器如何整合这种能力，解决新出现的需求。该装置采用了25 MHz晶振或基准时钟输入，并提供固定的48MHz和50MHz的时钟输出。合成器对50 MHz CPU时钟增加了扩频调制技术，以满足工业EMI标准。峰值抖动的典型值只有+/- 125 ps。
      一些系统上可编程的合成器在技术上就更进一步，它提供附加的功能，允许设计师对一些频率的传播特性进行编程，如频率、调制比例和形状。通过允许用户连续地更改调制的数量和速率，这些器件可用于动态地修改系统，从而避免昂贵电路板的重制(re-spin)。

分立或集成方案
      传统的方法是，设计师围绕离散的晶振自己搭建时序电路。这种离散方法提供了一些好处。一般情况下，与硅电路相比，他们提供了更好的抖动性能。而且经过数十年的设计，分立器件的使用为任何一个开发时序电路的人提供了一套证实过的、可靠的、行之有效的方案。大多数工程师都熟悉这种技术，几乎不需要额外的知识或培训，就可以开发一个成功的电路。
      因为时钟路径总是电路板上最快的的电路，使用分立器件，也让设计师在设计电路时拥有极大的灵活性。通过使用分立器件，他们可以容易地将振荡器与被它驱动的芯片更加紧密地放在一起。 这样做，缩短了时钟路径的长度并且更好地控制了噪音、干扰和EMI。 
      随着设计者迈向更加复杂的系统设计和更高的频率，高于75MHz左右，这种传统，熟悉的方式的优点就慢慢开始消失。对于使用越多数量时钟的系统，用离散时钟来构建时钟树变得更复杂和和需要更多的人力成本。设计师们必须付出更多的时间来控制时钟歪斜和抖动。
      与此同时，使用较大的离散时序器件与设计团队试图不断减小产品封装面积的努力背道而驰，尤其是与最新的硅时序电路相比。整合了一块晶振以及一个8脚MSOP封装的硅振荡器的封装面积，大致相当于5×7毫米的表面贴装振荡器的封装面积。然而，功能更多的硅解决方案能让它可以用相同的面积取代多个振荡器。
      同样重要的是，离散的方式会延长开发时间，并影响最终产品的上市时间。对于主流器件，离散晶振的订货时间一般在12至16个星期之间。如果设计师需要一个非常规的的频率或独特的配置，交货时间可能会延长许多。

硅时序器件
      过去十年来，设计师一直使用专用的时钟产生芯片以替代振荡器和各种时钟分布器件。锁相环（PLL）时钟发生器和低成本晶振已被应用于许多高容量的消费产品，以取代笨重而昂贵的石英振荡器。
      过去数年中，这一趋势正在不断加快。毫无疑问，全行业在消费市场上从模拟到数字方式的转变和通讯行业日益应用广泛的宽带技术在也带动了这一过渡。但这种转变更多的还是由硅方案自己固有的优势带动的。
      硅时序器件每输出单位频率的成本非常低。这些器件还可以提供更短的交货时间和更快的产品上市时间。一般来说，硅时序器件的交货时间一般只有分立器件的一半左右。而且，因为它们都很容易重新编程，所以在满足非常规或定制应用需求方面，同样也非常的快捷。
      他们在制造和测试方面也具有很大的优势。许多芯片厂商都提供在线可编程时钟发生器，使设计者使用频率裕度来挖掘系统的极限。如果设计师采用离散方法完成这项任务，就需要用其它几种可变的频率源来替换当前的振荡器。这项费时的工作，通常需要使用一个外部的频率发生器以及重新布线以加入测试时钟。使用硅时序器件，设计师就可以用软件来实现同样的功能了。
      通常硅时序器件使用可选择的乘法器，使他们能驱动多路工作于不同频率和基准电压的时钟。乘法器非常精准——大部分可以实现零ppm的综合误差。这些器件的频率输出端一般为单端LVCMOS/LVTTL或差分PECL/LVPECL/LVDS。
      使用一个的硅时序器件实现多种应用，为库存清单管理提供了巨大的优势。随着系统设计复杂程度的不断增加，设计者必须在不断增加的输出端提供更多的输出频率，并且控制它们的歪斜和抖动。不需要为每一个时钟配备一个分立器件，设计师只需要采用一个硅时序器件，然后根据它的端口的选择功能改变频率就可以了。或者在某些情况下，在器件的非易失性存储器中重新编程即可。
通过集成多种功能于单一芯片， 硅时序器件在封装方面同样具有优势。机顶盒设计（如图2所示）就是一个很好的例子。在典型的配置中，机顶盒可能需要一个压控晶体振荡器( VCXO )模块、一个振荡器、四个晶振和一个零延迟缓冲器。而采用最新一代的硅时序器件， 设计者为了可以达到同样的目标，只需一块集成VCXO时钟合成器和一块晶振。这使得设计者将时序器件的数量从七个减少到两个，并且，器件成本2.50美元降至1.50美元。当然， 使用了多的外围元器件不仅对系统的可靠性有影响，而且还会对设计的可制造性产生不利的影响。

小结
      随着体系结构的复杂性和速度的不断增加，开发精密时钟时序电路将变得越来越困难。时钟歪斜和噪音问题是当前信号完整性和可靠性的主要威胁。这些问题的解决对系统的性能有十分关键的影响。为应对这些挑战， 设计者必须利用时钟管理和时序器件。这不仅提供了最佳的性能和灵活性，而且帮助设计师控制系统的复杂性和成本。