高速A/D转换器的应用
2010-12-20 15:03:24
来源：半导体器件应用网
1. 前言
ADC14DS105是一个双通道14bit 105MHz的转换器，具有串行LVDS输出，输入宽带是1GHz，总功率为1W。ADC14DS105的应用范围很广。它的双通道设计可方便I，Q通道操作，有利于系统和基站交流的设计。设计时应重点考虑如何给ADC14DS105提供输入信号和时钟，以及从串口读取数据。
2. 输入信号条件
为了达到14bit的性能需要给微分模拟输入端提供一个好的相位和振幅的信号。具有开关电容输入的转换器是一个问题，但是这个难题可以通过使用好的高频变压器或缓冲放大器（比如LMH6552）来克服。
开关电容输入负载是高速模数转换器（ADCs）的采样保持放大器的一部分。忽略线路板上提高带宽的缓冲放大器就没有宽带放大器的电源损耗。不幸的是对于驱动转换器的设备来说，它是一个动态负载。当ADC通过变压器驱动时，输入电容与驱动变压器形成一个共振回路。当电容开或关时，电容的变化可以在两个输入端形成闭环。这些闭环不能省略，因为在下次变换之前，对于它的设置非常重要。驱动变压器的重要特性是二次绕组的增益和相位平衡。
图1是一种典型的变压器驱动结构。使用这种结构，当输入频率为100MHz时，ADC14DS105将提供一个73-75dBFS的信噪比（SNR）和一个85-90dBFS的无寄生动态范围（SFDR）。对于高的输入频率，要求使用其他驱动结构。
LMH6552也可用于驱动转换器。它可以隔离转换器开关电容输入和信号源。另外，在转换器和ADC14DS105之间很容易设置噪音和抗锯齿过滤器。
图2是LMH6552驱动一个五级低通过滤器的回路。
如图2所示，在LMH6552和ADC14DS105之间有一个4.3MHz二级低通过滤器。
3. 时钟信号
时钟抖动与SNR直接连接。ADC14DS105的时钟抖动通道小于100fs。要求使用低抖动时钟源来保护ADC14DS105的高级抖动和SNR。如果用差的时钟源产生时钟脉冲，SNR将受到限制。高模拟输入频率要求使用低抖动时钟源。关于特殊数据选择的详细资料，见ADC14DS105数据表。
在ADC14DS105评估板上，将Pletronics 7745或超高频频谱分析仪VCC1作为时钟源使用。虽然他们的时钟抖动在3ps是特殊的，但是当用于ADC编码时，我们已经发现时钟抖动小于200fs。输入一个240MHz的信号可以产生一个71dBFS的SNR。当电源为5V时，这些时钟源可以提供最佳抖动（要使用适当的缓冲器驱动ADC）。
4. 输出连接
ADC14DS105设计成LDVS串行输出格式。图3所示是它的输出部分。
串行微分LVDS输出给设计提供的方便比CMOS还多，包括引脚数目少、高抗扰度、低辐射。
在每个时钟脉冲边沿都有一个数据单元。当数据率为105MHz时，为了提供一个完整的14bit输出字，输出率必须是14×105MHz或1.47GHz。当捕捉ADC的输出时，并串行与串并行转换器FPGA将产生误码率。因此，这种高开关速度对于数据捕捉是一个难题。
为了应付这种窘境，ADC14DS105的LDVS输出可有效的用于单通道和双通道格式。低频时，数据可以通过单通道获取；高采样率时，将使用双通道。单双通道模式可以通过运行转换器48脚来选择。
在双通道模式下，数据率被分成两部分，交叉存取到两个输出端。在我们的产品评估中，65MHz的转换时钟率应用于单通道模式。转换率大于65MHz使用双通道模式。单双通道模式转换点由数字数据接收器的性能决定（FPGA等等）。
为了易于捕捉数据，必须提供串行数据时钟和数据帧。47脚可用于字对准功能。它将消除串行时钟和数据之间的相位关系。当数据接收通道出现紊乱情况时，它是相当有用的。帧扫描输出可为数据字提供边界。
LVDS微分信号的振幅可以通过调节连接ADC 29脚的程序电阻器来控制。
5. 附加控制
在57和20脚上的单独通道可以使用断电功能。在两个通道上都运行这个功能将极大的减少功率损耗。
转换器的19脚（OF/DCS脚）可以控制时钟和数据格式功能。通过这个功能可以控制时钟占空因数稳定器。这个脚也可以决定数据输出格式（偏移二进制码或二的补码）。
6. 总之
ADC14DS105是一个易于使用高带宽的低功率ADC。它使设计更灵活，并增强了高带宽、低功耗的性能。
ADC14DS105是一个双通道14bit 105MHz的转换器，具有串行LVDS输出，输入宽带是1GHz，总功率为1W。ADC14DS105的应用范围很广。它的双通道设计可方便I，Q通道操作，有利于系统和基站交流的设计。设计时应重点考虑如何给ADC14DS105提供输入信号和时钟，以及从串口读取数据。
2. 输入信号条件
为了达到14bit的性能需要给微分模拟输入端提供一个好的相位和振幅的信号。具有开关电容输入的转换器是一个问题，但是这个难题可以通过使用好的高频变压器或缓冲放大器（比如LMH6552）来克服。
开关电容输入负载是高速模数转换器（ADCs）的采样保持放大器的一部分。忽略线路板上提高带宽的缓冲放大器就没有宽带放大器的电源损耗。不幸的是对于驱动转换器的设备来说，它是一个动态负载。当ADC通过变压器驱动时，输入电容与驱动变压器形成一个共振回路。当电容开或关时，电容的变化可以在两个输入端形成闭环。这些闭环不能省略，因为在下次变换之前，对于它的设置非常重要。驱动变压器的重要特性是二次绕组的增益和相位平衡。
图1是一种典型的变压器驱动结构。使用这种结构，当输入频率为100MHz时，ADC14DS105将提供一个73-75dBFS的信噪比（SNR）和一个85-90dBFS的无寄生动态范围（SFDR）。对于高的输入频率，要求使用其他驱动结构。
LMH6552也可用于驱动转换器。它可以隔离转换器开关电容输入和信号源。另外，在转换器和ADC14DS105之间很容易设置噪音和抗锯齿过滤器。
图2是LMH6552驱动一个五级低通过滤器的回路。
如图2所示，在LMH6552和ADC14DS105之间有一个4.3MHz二级低通过滤器。
3. 时钟信号
时钟抖动与SNR直接连接。ADC14DS105的时钟抖动通道小于100fs。要求使用低抖动时钟源来保护ADC14DS105的高级抖动和SNR。如果用差的时钟源产生时钟脉冲，SNR将受到限制。高模拟输入频率要求使用低抖动时钟源。关于特殊数据选择的详细资料，见ADC14DS105数据表。
在ADC14DS105评估板上，将Pletronics 7745或超高频频谱分析仪VCC1作为时钟源使用。虽然他们的时钟抖动在3ps是特殊的，但是当用于ADC编码时，我们已经发现时钟抖动小于200fs。输入一个240MHz的信号可以产生一个71dBFS的SNR。当电源为5V时，这些时钟源可以提供最佳抖动（要使用适当的缓冲器驱动ADC）。
4. 输出连接
ADC14DS105设计成LDVS串行输出格式。图3所示是它的输出部分。
串行微分LVDS输出给设计提供的方便比CMOS还多，包括引脚数目少、高抗扰度、低辐射。
在每个时钟脉冲边沿都有一个数据单元。当数据率为105MHz时，为了提供一个完整的14bit输出字，输出率必须是14×105MHz或1.47GHz。当捕捉ADC的输出时，并串行与串并行转换器FPGA将产生误码率。因此，这种高开关速度对于数据捕捉是一个难题。
为了应付这种窘境，ADC14DS105的LDVS输出可有效的用于单通道和双通道格式。低频时，数据可以通过单通道获取；高采样率时，将使用双通道。单双通道模式可以通过运行转换器48脚来选择。
在双通道模式下，数据率被分成两部分，交叉存取到两个输出端。在我们的产品评估中，65MHz的转换时钟率应用于单通道模式。转换率大于65MHz使用双通道模式。单双通道模式转换点由数字数据接收器的性能决定（FPGA等等）。
为了易于捕捉数据，必须提供串行数据时钟和数据帧。47脚可用于字对准功能。它将消除串行时钟和数据之间的相位关系。当数据接收通道出现紊乱情况时，它是相当有用的。帧扫描输出可为数据字提供边界。
LVDS微分信号的振幅可以通过调节连接ADC 29脚的程序电阻器来控制。
5. 附加控制
在57和20脚上的单独通道可以使用断电功能。在两个通道上都运行这个功能将极大的减少功率损耗。
转换器的19脚（OF/DCS脚）可以控制时钟和数据格式功能。通过这个功能可以控制时钟占空因数稳定器。这个脚也可以决定数据输出格式（偏移二进制码或二的补码）。
6. 总之
ADC14DS105是一个易于使用高带宽的低功率ADC。它使设计更灵活，并增强了高带宽、低功耗的性能。
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