集成于电流模降压型 DC-DC 变换器的电流采样电路
2010-12-18 11:34:07
来源：《半导体器件应用》2009年4月刊
点击：2015
l 引言
随着微电子技术的迅猛发展以及手机、数码相机等便携式产品的迅速普及，电源管理类芯片尤其是 PWM（pulse width modulation）降压型 DC-DC 变换器得到了广泛应用。同传统的电压模式控制相比，电流模式控制具有更快的瞬态响应和优越的闭环稳定性，且周期性的过流关断更好地保护了开关管[1， 2]。作为重要的模拟单元，电感电流采样电路是以上优点实现的基础。目前已有多种电流采样方式[3]，例如开关管或者电感串联采样电阻、采样变换器、采样积分器等，但这些方法在 IC 设计中仍存在功率损耗大、不易集成、电路结构复杂以及采样比例随工艺温度变化大等许多问题。
作者基于降压型 DC-DC 变换器，提出了一种新颖的 CMOS 片上电流采样电路，利用采样管对主开关漏源电压进行采样，通过简洁的 V-I 变换器转变为采样电流。该电路结构简单、易于集成，没有增加额外的功率损耗，且通过 MOSFET 的匹配使采样比例几乎不受温度、模型以及电源电压变化的影响。并通过进一步的优化设计，使得瞬态响应更快，工作电压进一步降低。该电路可实现较小的采样比例，适用于低压大电流应用。提出的采样电路在一款基于 0.5μm CMOS 工艺设计的单片电流模降压型 DC-DC 变换器中进行了验证。测试结果表明，提出的电流采样电路工作正常，可以满足一般便携应用。
2 电流采样电路
2.1 电流模降压控制结构
图 1 所示为采用同步整流技术的典型电流模降压型 DC-DC 变换器简化结构框图。变换器由功率级和反馈控制级组成。集成的开关管 MPl、同步管 MNl 以及片外的电感电容组成了功率级。反馈控制部分包含两个反馈环路：电压外环以及电流内环。输出电压 VOUT 经过电阻 R3/R4 分压后输入到误差放大器 EA 的反相输入端，误差放大器的同相输入端接芯片内部带隙基准电压 REF。R1，C1 组成内部补偿网络，调节频率响应以提供足够的相位裕度[2]。电流比较器的反相输入端为误差电压信号，同相输入端为叠加电平 VADD，通常由采样电流、斜坡电流与基准电流信号叠加后流入电阻产生：
VADD=ISENR2+ISLOPER2+IDCR2 (1)
其中第一项反映了电感电流的大小，由电流采样电路产生；第二项为斜坡补偿部分，随着占空比的增大而增大，用于防止亚谐波振荡，保证电流环路的稳定；第三项产生一个固定基础电平，为 PWM 比较器输入端提供一个合适的直流工作点[4]。PWM 比较器输出决定占空比，即开关管的导通及关断时间。与电压模式不同，电流模式控制不是用电压误差信号直接控制 PWM 脉冲宽度，而是通过控制输出端的峰值电感电流大小，然后间接地控制 PWM 脉冲宽度。因此电流模控制具有更好的动态响应能力。无论系统工作在 CCM（continuous-conduction mode）还是 DCM（discontinuous-conduction mode）模式，在电感电流的上升阶段，即开关管导通阶段，必须进行准确的电流采样。因此，电流采样电路的设计不仅决定了芯片峰值电流的大小以及系统的瞬态响应能力，而且与电流环路的稳定性密切相关。
2.2 电路分析
目前已有的用于降压型 DC-DC 变换器控制的电流采样电路多种多样，文献 [3] 中采用与电感串联电阻的方式进行采样，不但降低效率也不利于系统集成；文献 [5， 6] 中采用电流镜像方法，采样比例较大，且电路实现中需要专门设计的运算放大器，结构复杂；文献 [7， 8] 中对其进行了改进，采用共栅放大器的方法，但由于采样比例无法减小，仍无法适用于低电压大电流应用；文献 [9] 中利用电阻对电压进行采样，由于电阻与 MOS-FET 无法匹配，因此会造成随工艺、温度、电源电压变化较大的缺点。作者综合以上方法，提出了一种新颖的电流采样电路，利用 MOSFET 对开关管漏源电压进行采样，通过共栅电流镜结构的 V-I 变换器将其转换为采样电流，实现了较小的采样比例，适于低电压大电流应用。同时通过版图中的匹配设计，可以使该采样比例与工艺、温度、电源电压变化基本无关。
图 2 所示为作者提出的具体电流采样电路。MPl，MNl 分别为片内集成主开关以及同步整流开关，由大量的 MOSFET 并联而成，以获得较小的导通电阻，提高效率。MSl，MS2 为采样管，其宽长比相同且远远小于主开关管。Q 为逻辑驱动信号，XQ 为其反相信号。IREF 为内部产生的电流基准，为该模块提供与温度、电源电压无关的偏置电流。M3，M4 以及 M6，M7，M8 分别构成两组电流镜，且(W/L)M3，4=50μm/2μm，(W/L)M5=10μm/2μm，(W/L)M6，7=80μm/5μm，(W/L)M8=10μm/5μm。M1，M2 的尺寸相同，栅极接地，工作于线性区。M3，M4 工作于饱和区，由于栅极电压相等，因此源极电压即 B，C 两点电压 M5 的漏端电流即为采样电流，与斜坡电流以及基准电流叠加后流人电阻 R2 产生 VADD，与误差信号进行比较。同时 M5 构成了反馈回路，使得电路对 B，C 的电压差值能够快速响应并稳定环路。当 VA 降低时，VC 降低，进而 M5 的栅极电压变低，采样电流变大，流过 M1 的电流变大，VB 降低，直至达到新的平衡 VB=VC。下面我们分充电和续流两个过程对电流的采样原理进行详细介绍。
在充电阶段，Q 为低电平时，MPl，MS2 导通，MNl，MSl 截止，电感电流以 (VIN-VOUT)/L 的斜率线性上升，此时需要对电感电流进行采样。MPl，MS2 均工作在线性区，设 RMX 为工作在线性区晶体管 MX(X=S1/S2/P1/…) 的漏源导通电阻，可以表示为：
(2)
其中 μP 为 pMOS 中空穴的迁移率；COX 为单位面积的栅氧化层电容；W 和 L 分别为 pMOS 的宽长；VTH 为阈值电压。由于流过 MS2 的电流相对较小（μA 级），因此流过 MPl 的电流可近似等于电感电流，则 A，B，C 各点电压可以表示为：
VA=VIN-ILRMPl-8IREFRMS2 (3)
VB=VIN-(8IREF+ISEN)RMl (4)
VC=VA-8IREFRM2 (5)
其中 IL 为电感电流；ISEN 为 M5 的漏端电流即采样电流。
取(W/L)MS1=(W/L)MS2≥(W/L)M1=(W/L)M2，则 RMS1=RMS2≤RM1=RM2。考虑到 VB=VC，综合以上 3 式可以得到：
(6)
由 (6) 式可见，采样电流与电感电流的比值即采样比例由 pMOS 的导通电阻比值决定，只要在版图布局中使得 MPl 与 M1，M2 匹配较好，那么采样比例近似为常数，可以保证采样电流与电感电流良好的比例关系，且不受温度、模型、电源电压变化的影响。在某些低压大负载电流的应用中，由于功耗以及工作电压限制，采样电流不宜过大，此时 M1，M2 可以通过多个 MOSFET 串联实现，如图 2 虚线所示。甚至在面积允许的条件下，可以引人 Trim 调节方案，通过选择串联个数改变采样比例，进而对芯片的峰值电流以及带载能力进行调节。
在续流阶段，Q 为高电平时，MPl，MS2截止，MNl，MSl 导通，电感电流以 -VOUT/L 的斜率线性下降，此时无需对电感电流进行采样。MSl 工作于线性区。
考虑到 (4) 和 (5) 式以及 RMS1=RMS2≤RM1=RM2，A 点电压以及采样电流可以表示为：
VA=VIN-8IREFRMS1 (7)
(8)
此时 VIN 与 VA 近似相等，M3～M4，M6～M8 工作于平衡状态，采样电流与 (6) 式中的直流偏差量相等，均可以忽略。
3 优化设计
图 2 所示的电流采样电路实现了精确的电流采样比例，可以应用于各种电流模降压型 DC-DC 变换器中，但它仍然存在两个缺点。首先在某些实际应用中，由于互联线上寄生电容以及失调的影响，采样电路响应较慢，因此当电感电流由零开始线性增大时，经过一定的响应时问后，采样比例才能维持较好的线性关系，这就需要在布线中特别注意或者采取措施来避免。另外一个缺点就是当该电路应用于某些低压环境时，由于采样电压为开关管漏源电压，因此在大负载电流情况下，MPl 导通电阻产生压降较大，由于 VADD 电压的限制 M3～M8 的稳压回路会由于 A 点电压过低而无法正常工作。
作者针对以上两个缺点进行了优化设计，具体电路如图 3 所示，虚线所示为改动部分。
针对响应速度问题，图 3 增加了一路偏置电流 M9，且 (W/L)M9=10μm/5μm。则同图 2 所示电路相比，M3～M8构成的反馈回路一直处于工作状态，加快了电路的响应速度。无论在充电阶段还是续流阶段，采样电流均增加了 IREF。当然与之相对应，叠加电平的直流电流 IDC 需要减少 IREF 以维持 VADD 的恒定。另外，为了降低大电流应用中的最低工作电压，图 3 中 MSl 的栅极改为 GND，则 Q 为低电平时会有电流从 A 点流向 SW，但由于 RMP1≤RMS1=RMS2，所以流过 MPl 的电流仍近似等于电感电流 IL。考虑到 (RMS2/RMP1)≤(IL/8IREF)，A 点电压以及采样电流（没有 M9 的情况下）可以表示为：
(9)
(10)
同 (3) 式相比，对应相同的电感电流，优化后的电路中 A 点电压相对较高；同 (6) 式相比，要实现相同的采样比例，图 3 所示电路所需 M1，M2 串联 MOSFET 的个数仅是图 2 电路中的一半。所以同图 2 电路相比，优化后的结构可以实现更低的工作电压。
4 仿真及测试结果
作者提出的电流采样结构已经应用于一款单片电流模 PWM 降压型 DC-DC 变换器中，芯片已经基于 Magnachip 0.5μm CMOS 工艺采用 Cadence 和 Hspice 等软件在工作站上完成电路和版图设计，并进行了投片。图4所示为采样电路的仿真结果。图 4(a) 所示为电源电压 3.6V，电感电流 2A 条件下，采样比例在不同温度、模型时的 Hspice 直流仿真结果。可见，采样比例随温度、模型的变化很小。在 -40～125℃ 温度范围内，各种模型下的采样比例变化基本一致，最大仅为 1％。全快模型与全慢模型下的采样比例差别最大，常温下此变化量为典型值的 2％。而在目前较为常用的电阻采样中[9]，模型以及温度的差异最大可使采样比例变化 68％。图 4(b) 所示为常温下电路优化前后，采样比例随负载电流的变化曲线。虚线为未加入 M9 时电源电压 3.6V 时的瞬态仿真结果；实线为优化后电路分别在电源电压 2.5/3.6/5.5V 时的瞬态仿真结果。可见响应速度明显加快，电感电流在 60mA 附近时采样比例即实现稳定。同时 3 条实线几乎重合，当电感电流为 500mA时，电源电压由 2.5V 变为 5.5V，采样比例由 5.04×10-6变为 4.97×10-6，相对 3.6V 仅变化了 1.4％，与电源电压几乎无关。而在电阻采样中，采样比例则会变化 17.6％。
图 5 为该芯片的显微照片，裸片面积为 878μm×1830μm。实现的 DC-DC 变换器将电流采样电路、软启动电路[10]以及频率补偿网络全部集成在芯片内部，同时采用陶瓷电容，大大节省了 PCB 面积。输入电压可以为2.5～5.5V，非常适于单锂离子电池供电系统。片内集成开关管、同步管的导通电阻仅为 130mΩ，转换效率高达 96％。低漏失工作的实现使得便携应用中的电池寿命进一步延长。表 1 所示为芯片应用特性总结列表。图 6 所示为输出电压 1.8V 负载电流 150mA 条件下的常温测试波形。IL 为利用 Tektronix TCP202 有源电流探头测得的电感电流信号，VADD 为利用 Model-34A 型号的 PicoProbe 观察的片内叠加电平信号。图 6(a) 中，输入电压为 2.5V，芯片工作在 CCM 模式，电感电流上升阶段采样电流线性上升，VADD 随着 IL 线性增加；图 6(b) 中，输入电压为 3.6V，芯片工作在 DCM 模式，由于斜坡电流随占空比的变化而变小，VADD 上升幅度有所减小。在电感电流下降以及降为零的阶段，采样电流停止输出。测试结果均达到设计要求。在 -40～85℃ 温度范围内，利用 X5R的陶瓷电容对芯片进行了性能测试。结果表明，在各种输入输出电压下，在额定设计范围内调节负载均未发现电感电流的亚谐波振荡或者包络现象，电流采样电路工作正常，芯片工作稳定，且环路具有良好的瞬态响应。图 7(a)，(b) 分别表示输出电压负载调整曲线以及电源电压调整曲线。可见，常温下输入电压 3.6V，负载电流 0～2A 变化时对应的输出电压由 1.801V 变为 1.796V，负载调整率为 0.3％。空载时输入电压 2.5～5.5V 变化时对应的输出电压由 1.797V 变为 1.809V，线性调整率为 0.3％。同时，输入电压 3.6V 时峰值电流在 -40～85℃ 变化，变化率为 -9％，常温下输入电压 2.5～5.5V 变化对应的峰值电流变化量为 10％。而在电阻采样中，峰值电流的变化量分别为 -18％ 以及 24％。由于峰值电流受采样比例以及信号延迟的影响，所以从中可以反映出实现的采样比例随温度、电源电压变化极小，且该方法明显优于电阻采样。
5 结论
作者针对便携式应用 PWM 控制电流模降压型 DC-DC 变换器，提出了一种新颖的电流采样电路，并在 0.5μm CMOS 工艺线上进行了投片验证。该电路通过采样开关管漏源电压以及 V-I 变换器实现精确的电流采样，结构简单，易于实现，且采样比例几乎不随工艺、温度、电源电压变化，适用于各类低电压大电流 DC-DC 变换器应用，对其他数模混合电路的设计具有借鉴作用。
参考文献
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[王红义，来新泉，李玉山减小DC-DC中斜坡补偿对带载能力的影响．半导体学报，2006，27(8)：14841
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[10] Yuan Bing，Lai Xinquan，Ye Qiang，et al．A novel compact soft-start circuit with internal circuitry for DC-DC converters．ASl-CON，7th Int Conf on ASIC Proc，Guilin，China，2007：450
随着微电子技术的迅猛发展以及手机、数码相机等便携式产品的迅速普及，电源管理类芯片尤其是 PWM（pulse width modulation）降压型 DC-DC 变换器得到了广泛应用。同传统的电压模式控制相比，电流模式控制具有更快的瞬态响应和优越的闭环稳定性，且周期性的过流关断更好地保护了开关管[1， 2]。作为重要的模拟单元，电感电流采样电路是以上优点实现的基础。目前已有多种电流采样方式[3]，例如开关管或者电感串联采样电阻、采样变换器、采样积分器等，但这些方法在 IC 设计中仍存在功率损耗大、不易集成、电路结构复杂以及采样比例随工艺温度变化大等许多问题。
作者基于降压型 DC-DC 变换器，提出了一种新颖的 CMOS 片上电流采样电路，利用采样管对主开关漏源电压进行采样，通过简洁的 V-I 变换器转变为采样电流。该电路结构简单、易于集成，没有增加额外的功率损耗，且通过 MOSFET 的匹配使采样比例几乎不受温度、模型以及电源电压变化的影响。并通过进一步的优化设计，使得瞬态响应更快，工作电压进一步降低。该电路可实现较小的采样比例，适用于低压大电流应用。提出的采样电路在一款基于 0.5μm CMOS 工艺设计的单片电流模降压型 DC-DC 变换器中进行了验证。测试结果表明，提出的电流采样电路工作正常，可以满足一般便携应用。
2 电流采样电路
2.1 电流模降压控制结构
图 1 所示为采用同步整流技术的典型电流模降压型 DC-DC 变换器简化结构框图。变换器由功率级和反馈控制级组成。集成的开关管 MPl、同步管 MNl 以及片外的电感电容组成了功率级。反馈控制部分包含两个反馈环路：电压外环以及电流内环。输出电压 VOUT 经过电阻 R3/R4 分压后输入到误差放大器 EA 的反相输入端，误差放大器的同相输入端接芯片内部带隙基准电压 REF。R1，C1 组成内部补偿网络，调节频率响应以提供足够的相位裕度[2]。电流比较器的反相输入端为误差电压信号，同相输入端为叠加电平 VADD，通常由采样电流、斜坡电流与基准电流信号叠加后流入电阻产生：
VADD=ISENR2+ISLOPER2+IDCR2 (1)
其中第一项反映了电感电流的大小，由电流采样电路产生；第二项为斜坡补偿部分，随着占空比的增大而增大，用于防止亚谐波振荡，保证电流环路的稳定；第三项产生一个固定基础电平，为 PWM 比较器输入端提供一个合适的直流工作点[4]。PWM 比较器输出决定占空比，即开关管的导通及关断时间。与电压模式不同，电流模式控制不是用电压误差信号直接控制 PWM 脉冲宽度，而是通过控制输出端的峰值电感电流大小，然后间接地控制 PWM 脉冲宽度。因此电流模控制具有更好的动态响应能力。无论系统工作在 CCM（continuous-conduction mode）还是 DCM（discontinuous-conduction mode）模式，在电感电流的上升阶段，即开关管导通阶段，必须进行准确的电流采样。因此，电流采样电路的设计不仅决定了芯片峰值电流的大小以及系统的瞬态响应能力，而且与电流环路的稳定性密切相关。
2.2 电路分析
目前已有的用于降压型 DC-DC 变换器控制的电流采样电路多种多样，文献 [3] 中采用与电感串联电阻的方式进行采样，不但降低效率也不利于系统集成；文献 [5， 6] 中采用电流镜像方法，采样比例较大，且电路实现中需要专门设计的运算放大器，结构复杂；文献 [7， 8] 中对其进行了改进，采用共栅放大器的方法，但由于采样比例无法减小，仍无法适用于低电压大电流应用；文献 [9] 中利用电阻对电压进行采样，由于电阻与 MOS-FET 无法匹配，因此会造成随工艺、温度、电源电压变化较大的缺点。作者综合以上方法，提出了一种新颖的电流采样电路，利用 MOSFET 对开关管漏源电压进行采样，通过共栅电流镜结构的 V-I 变换器将其转换为采样电流，实现了较小的采样比例，适于低电压大电流应用。同时通过版图中的匹配设计，可以使该采样比例与工艺、温度、电源电压变化基本无关。
图 2 所示为作者提出的具体电流采样电路。MPl，MNl 分别为片内集成主开关以及同步整流开关，由大量的 MOSFET 并联而成，以获得较小的导通电阻，提高效率。MSl，MS2 为采样管，其宽长比相同且远远小于主开关管。Q 为逻辑驱动信号，XQ 为其反相信号。IREF 为内部产生的电流基准，为该模块提供与温度、电源电压无关的偏置电流。M3，M4 以及 M6，M7，M8 分别构成两组电流镜，且(W/L)M3，4=50μm/2μm，(W/L)M5=10μm/2μm，(W/L)M6，7=80μm/5μm，(W/L)M8=10μm/5μm。M1，M2 的尺寸相同，栅极接地，工作于线性区。M3，M4 工作于饱和区，由于栅极电压相等，因此源极电压即 B，C 两点电压 M5 的漏端电流即为采样电流，与斜坡电流以及基准电流叠加后流人电阻 R2 产生 VADD，与误差信号进行比较。同时 M5 构成了反馈回路，使得电路对 B，C 的电压差值能够快速响应并稳定环路。当 VA 降低时，VC 降低，进而 M5 的栅极电压变低，采样电流变大，流过 M1 的电流变大，VB 降低，直至达到新的平衡 VB=VC。下面我们分充电和续流两个过程对电流的采样原理进行详细介绍。
在充电阶段，Q 为低电平时，MPl，MS2 导通，MNl，MSl 截止，电感电流以 (VIN-VOUT)/L 的斜率线性上升，此时需要对电感电流进行采样。MPl，MS2 均工作在线性区，设 RMX 为工作在线性区晶体管 MX(X=S1/S2/P1/…) 的漏源导通电阻，可以表示为：
(2)
其中 μP 为 pMOS 中空穴的迁移率；COX 为单位面积的栅氧化层电容；W 和 L 分别为 pMOS 的宽长；VTH 为阈值电压。由于流过 MS2 的电流相对较小（μA 级），因此流过 MPl 的电流可近似等于电感电流，则 A，B，C 各点电压可以表示为：
VA=VIN-ILRMPl-8IREFRMS2 (3)
VB=VIN-(8IREF+ISEN)RMl (4)
VC=VA-8IREFRM2 (5)
其中 IL 为电感电流；ISEN 为 M5 的漏端电流即采样电流。
取(W/L)MS1=(W/L)MS2≥(W/L)M1=(W/L)M2，则 RMS1=RMS2≤RM1=RM2。考虑到 VB=VC，综合以上 3 式可以得到：
(6)
由 (6) 式可见，采样电流与电感电流的比值即采样比例由 pMOS 的导通电阻比值决定，只要在版图布局中使得 MPl 与 M1，M2 匹配较好，那么采样比例近似为常数，可以保证采样电流与电感电流良好的比例关系，且不受温度、模型、电源电压变化的影响。在某些低压大负载电流的应用中，由于功耗以及工作电压限制，采样电流不宜过大，此时 M1，M2 可以通过多个 MOSFET 串联实现，如图 2 虚线所示。甚至在面积允许的条件下，可以引人 Trim 调节方案，通过选择串联个数改变采样比例，进而对芯片的峰值电流以及带载能力进行调节。
在续流阶段，Q 为高电平时，MPl，MS2截止，MNl，MSl 导通，电感电流以 -VOUT/L 的斜率线性下降，此时无需对电感电流进行采样。MSl 工作于线性区。
考虑到 (4) 和 (5) 式以及 RMS1=RMS2≤RM1=RM2，A 点电压以及采样电流可以表示为：
VA=VIN-8IREFRMS1 (7)
(8)
此时 VIN 与 VA 近似相等，M3～M4，M6～M8 工作于平衡状态，采样电流与 (6) 式中的直流偏差量相等，均可以忽略。
3 优化设计
图 2 所示的电流采样电路实现了精确的电流采样比例，可以应用于各种电流模降压型 DC-DC 变换器中，但它仍然存在两个缺点。首先在某些实际应用中，由于互联线上寄生电容以及失调的影响，采样电路响应较慢，因此当电感电流由零开始线性增大时，经过一定的响应时问后，采样比例才能维持较好的线性关系，这就需要在布线中特别注意或者采取措施来避免。另外一个缺点就是当该电路应用于某些低压环境时，由于采样电压为开关管漏源电压，因此在大负载电流情况下，MPl 导通电阻产生压降较大，由于 VADD 电压的限制 M3～M8 的稳压回路会由于 A 点电压过低而无法正常工作。
作者针对以上两个缺点进行了优化设计，具体电路如图 3 所示，虚线所示为改动部分。
针对响应速度问题，图 3 增加了一路偏置电流 M9，且 (W/L)M9=10μm/5μm。则同图 2 所示电路相比，M3～M8构成的反馈回路一直处于工作状态，加快了电路的响应速度。无论在充电阶段还是续流阶段，采样电流均增加了 IREF。当然与之相对应，叠加电平的直流电流 IDC 需要减少 IREF 以维持 VADD 的恒定。另外，为了降低大电流应用中的最低工作电压，图 3 中 MSl 的栅极改为 GND，则 Q 为低电平时会有电流从 A 点流向 SW，但由于 RMP1≤RMS1=RMS2，所以流过 MPl 的电流仍近似等于电感电流 IL。考虑到 (RMS2/RMP1)≤(IL/8IREF)，A 点电压以及采样电流（没有 M9 的情况下）可以表示为：
(9)
(10)
同 (3) 式相比，对应相同的电感电流，优化后的电路中 A 点电压相对较高；同 (6) 式相比，要实现相同的采样比例，图 3 所示电路所需 M1，M2 串联 MOSFET 的个数仅是图 2 电路中的一半。所以同图 2 电路相比，优化后的结构可以实现更低的工作电压。
4 仿真及测试结果
作者提出的电流采样结构已经应用于一款单片电流模 PWM 降压型 DC-DC 变换器中，芯片已经基于 Magnachip 0.5μm CMOS 工艺采用 Cadence 和 Hspice 等软件在工作站上完成电路和版图设计，并进行了投片。图4所示为采样电路的仿真结果。图 4(a) 所示为电源电压 3.6V，电感电流 2A 条件下，采样比例在不同温度、模型时的 Hspice 直流仿真结果。可见，采样比例随温度、模型的变化很小。在 -40～125℃ 温度范围内，各种模型下的采样比例变化基本一致，最大仅为 1％。全快模型与全慢模型下的采样比例差别最大，常温下此变化量为典型值的 2％。而在目前较为常用的电阻采样中[9]，模型以及温度的差异最大可使采样比例变化 68％。图 4(b) 所示为常温下电路优化前后，采样比例随负载电流的变化曲线。虚线为未加入 M9 时电源电压 3.6V 时的瞬态仿真结果；实线为优化后电路分别在电源电压 2.5/3.6/5.5V 时的瞬态仿真结果。可见响应速度明显加快，电感电流在 60mA 附近时采样比例即实现稳定。同时 3 条实线几乎重合，当电感电流为 500mA时，电源电压由 2.5V 变为 5.5V，采样比例由 5.04×10-6变为 4.97×10-6，相对 3.6V 仅变化了 1.4％，与电源电压几乎无关。而在电阻采样中，采样比例则会变化 17.6％。
图 5 为该芯片的显微照片，裸片面积为 878μm×1830μm。实现的 DC-DC 变换器将电流采样电路、软启动电路[10]以及频率补偿网络全部集成在芯片内部，同时采用陶瓷电容，大大节省了 PCB 面积。输入电压可以为2.5～5.5V，非常适于单锂离子电池供电系统。片内集成开关管、同步管的导通电阻仅为 130mΩ，转换效率高达 96％。低漏失工作的实现使得便携应用中的电池寿命进一步延长。表 1 所示为芯片应用特性总结列表。图 6 所示为输出电压 1.8V 负载电流 150mA 条件下的常温测试波形。IL 为利用 Tektronix TCP202 有源电流探头测得的电感电流信号，VADD 为利用 Model-34A 型号的 PicoProbe 观察的片内叠加电平信号。图 6(a) 中，输入电压为 2.5V，芯片工作在 CCM 模式，电感电流上升阶段采样电流线性上升，VADD 随着 IL 线性增加；图 6(b) 中，输入电压为 3.6V，芯片工作在 DCM 模式，由于斜坡电流随占空比的变化而变小，VADD 上升幅度有所减小。在电感电流下降以及降为零的阶段，采样电流停止输出。测试结果均达到设计要求。在 -40～85℃ 温度范围内，利用 X5R的陶瓷电容对芯片进行了性能测试。结果表明，在各种输入输出电压下，在额定设计范围内调节负载均未发现电感电流的亚谐波振荡或者包络现象，电流采样电路工作正常，芯片工作稳定，且环路具有良好的瞬态响应。图 7(a)，(b) 分别表示输出电压负载调整曲线以及电源电压调整曲线。可见，常温下输入电压 3.6V，负载电流 0～2A 变化时对应的输出电压由 1.801V 变为 1.796V，负载调整率为 0.3％。空载时输入电压 2.5～5.5V 变化时对应的输出电压由 1.797V 变为 1.809V，线性调整率为 0.3％。同时，输入电压 3.6V 时峰值电流在 -40～85℃ 变化，变化率为 -9％，常温下输入电压 2.5～5.5V 变化对应的峰值电流变化量为 10％。而在电阻采样中，峰值电流的变化量分别为 -18％ 以及 24％。由于峰值电流受采样比例以及信号延迟的影响，所以从中可以反映出实现的采样比例随温度、电源电压变化极小，且该方法明显优于电阻采样。
5 结论
作者针对便携式应用 PWM 控制电流模降压型 DC-DC 变换器，提出了一种新颖的电流采样电路，并在 0.5μm CMOS 工艺线上进行了投片验证。该电路通过采样开关管漏源电压以及 V-I 变换器实现精确的电流采样，结构简单，易于实现，且采样比例几乎不随工艺、温度、电源电压变化，适用于各类低电压大电流 DC-DC 变换器应用，对其他数模混合电路的设计具有借鉴作用。
参考文献
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