适用于数字家电的低功耗存储器
2009-06-17 16:40:40
来源：《半导体器件应用》2009年6月刊
1 前言
富士通开发出最适合系统级封装（SiP）设计的消费类256M位FCRAMTM“MB81EDS256545”，向客户提供面向数字家电的低功耗存储器。该产品将替代多种数字家电内置的DDR SDRAM，实现最高性价比的存储器解决方案。
该产品可以降低数字家电存储器部分的功耗，此外，功耗的降低可以有效控制发热量，从而降低产品的散热设计工作量和相应成本。而且功耗降低间接对产品的CO2减排和环保节能型产品的提供做出了贡献。
该产品是最适合低功耗SiP（System in Package）设计的存储器。该产品与影像处理LSI等的SoC（System on Chip）同一封装，可减少元件数量及封装面积，从而降低产品成本。
2 开发背景
近年来，在数字家电领域，随着设备功能的多样化，各种小型元件直接集成在构装基板上，这给基板的开发与设计工作以及元件成本控制带来了难题。
此外，随着电子元件高性能化和产品多功能化程度的不断提高，芯片小型化所带来的发热量增大问题更加严重。这要求被集成的元器件具备低功耗化特点，本产品作为其解决方案应运而生。
图 1 所示为数字家电所要求的元件性能。
(1)数字家电开发所面临的问题
① 应多功能化要求而集成的各种各样元器件所带来的整体成本上升；
② 集成散热器和散热片所带来的成本上升；
③ 设计工作量增大（基板布线设计以及散热的最优化）。
(2)对电子元件的要求以及希望达成的效果
① 产品集成多种元件的功能
减轻设计工作量、削减元件数量、降低成本。
② 产品的功耗低
节能、抑制CO2排放量、降低散热成本。
3 特点
(1)低功耗
在DDR2 SDRAM等高速存储器中 ，为了保持信号稳定，通 常要求终端电阻（外接或ODT：On Die Termination），这会消耗更多的电流。这款产品通过拓宽位宽，使工作频率降低，不再需要终端电阻，从而可以大幅度降低功耗。
1个该产品与同等性能的2个DDR2 SDRAM相比，在工作时功耗最大减少了约1W（70%）。
图2为DDR2 SDRAM与FCRAM的功耗比较。
(2)更宽的数据带宽
通过64bit位宽以及最大216MHz的工作频率，实现DDR2 SDRAM（×16，400MHz工作频率）的两倍以上，最大3.46G字节/秒的数据传输速率。
表1所示为同类存储器的特点比较。1个该产品与低功率DDR、DDR1或DDR2 SDRAM2个的数据带宽相当。
(3)专为SiP设计的存储器
该产品具备对芯片叠层进行最合适的焊盘配置和CMOS I/O带来的低功耗等特点，特别适合SiP设计。通过SiP设计，除节省封装空间外，还可以削减板材和元器件的成本。
图4为SiP设计的优点。
该产品除为SiP集成以晶圆形式外，还有晶圆级封装（WLP）形式。
4 主要规格
该产品的主要规格如下：
(1)存储器构成：1M字×64位×4存储库；
(2)接口：低功耗DDR；
(3)电源电压：1.7V~1.95V；
(4)结温：-10℃~+105℃；
(5)脉冲工作频率：216MHz（最高）；
(6)数据传输速率：3.46G字节/秒；
(7)时钟处理时间：4.6ns（最长）；
(8)工作电流（突发读取）：300mA（最大）；
(9)深度电源关闭电流：20μA（最大）。
5 特殊功能
由于该产品可以高效地进行存储器的访问或更新，因此具有以下特殊功能。
(1)Multi Bank Active(MACT)功能
通过MACT命令，可以同时激活两个存储库。在访问多个存储库时，能比向每个存储库单独发ACT命令更有效地进行读写操作。
(2)Background Refresh(BREF)功能
在Background Refresh中，可以指定任意两个存储库与刷新次数。由于输入1次BREF命令，就可以在芯片内部自动进行指定次数的刷新，因此与一般的Auto Refresh相比，BREF可以减少命令输入次数，且无需调整命令间隔。
此外，在指定的两个存储库中，可以对未刷新的存储库进行读写操作，工作效率更高。
(3)Start Address Shift(SAS)功能
读写处理的起始地址以字节单位（×8位）而不是以字单位（×64位）指定。通过指定任意的字节地址可以减少无效访问。
(4)Additional RDQS Toggle(ART)功能
可设定被读取的数据输出后的RDQS触发数。通常，数据输出结束的同时，RQDS时钟也会随之结束，而该产品的RDQS的触发数可以通过设定的方法追加。利用该功能，当SoC端（接收端）接收从FCRAM读取的数据时，可以扩大SoC内部时钟的时序容限，从而使SoC的PHY设计较为容易。
图5为Additional RDQS Toggle功能的时序。
6 支持工.5具
支持客户产品开发的工具有用于存储器验证和访问验证的仿真器模型、支持接口的存储器控制器和评估用FPGA扩展评估板（可选）。
在仿真器模型中，有IBIS模型、Verilog模型、SOMA模型（Denali公司提供）、BFM（Bus Function Model）等。可选板是客户在SoC开发阶段评估这款产品的工具，也可以通过与其他公司生产的评估板（平台）相连接来评估FCRAM的性能。
图6为FPGA评估板的应用实例。
7 256M 位产品系列
在消费类256M位FCRAM中，除了以上介绍的64bit位宽、低功耗DDR接口外，还有32bit位宽、低功耗SDR接口相关产品系列，富士通可根据不同用途向客户提供最适合的产品。
表2为消费类256M位FCRAM产品系列。
8 应用实例
本产品是最适合数字家电的低功耗存储器。
图 7 所示为应用实例。
富士通开发出最适合系统级封装（SiP）设计的消费类256M位FCRAMTM“MB81EDS256545”，向客户提供面向数字家电的低功耗存储器。该产品将替代多种数字家电内置的DDR SDRAM，实现最高性价比的存储器解决方案。
该产品可以降低数字家电存储器部分的功耗，此外，功耗的降低可以有效控制发热量，从而降低产品的散热设计工作量和相应成本。而且功耗降低间接对产品的CO2减排和环保节能型产品的提供做出了贡献。
该产品是最适合低功耗SiP（System in Package）设计的存储器。该产品与影像处理LSI等的SoC（System on Chip）同一封装，可减少元件数量及封装面积，从而降低产品成本。
2 开发背景
近年来，在数字家电领域，随着设备功能的多样化，各种小型元件直接集成在构装基板上，这给基板的开发与设计工作以及元件成本控制带来了难题。
此外，随着电子元件高性能化和产品多功能化程度的不断提高，芯片小型化所带来的发热量增大问题更加严重。这要求被集成的元器件具备低功耗化特点，本产品作为其解决方案应运而生。
图 1 所示为数字家电所要求的元件性能。
(1)数字家电开发所面临的问题
① 应多功能化要求而集成的各种各样元器件所带来的整体成本上升；
② 集成散热器和散热片所带来的成本上升；
③ 设计工作量增大（基板布线设计以及散热的最优化）。
(2)对电子元件的要求以及希望达成的效果
① 产品集成多种元件的功能
减轻设计工作量、削减元件数量、降低成本。
② 产品的功耗低
节能、抑制CO2排放量、降低散热成本。
3 特点
(1)低功耗
在DDR2 SDRAM等高速存储器中 ，为了保持信号稳定，通 常要求终端电阻（外接或ODT：On Die Termination），这会消耗更多的电流。这款产品通过拓宽位宽，使工作频率降低，不再需要终端电阻，从而可以大幅度降低功耗。
1个该产品与同等性能的2个DDR2 SDRAM相比，在工作时功耗最大减少了约1W（70%）。
图2为DDR2 SDRAM与FCRAM的功耗比较。
(2)更宽的数据带宽
通过64bit位宽以及最大216MHz的工作频率，实现DDR2 SDRAM（×16，400MHz工作频率）的两倍以上，最大3.46G字节/秒的数据传输速率。
表1所示为同类存储器的特点比较。1个该产品与低功率DDR、DDR1或DDR2 SDRAM2个的数据带宽相当。
(3)专为SiP设计的存储器
该产品具备对芯片叠层进行最合适的焊盘配置和CMOS I/O带来的低功耗等特点，特别适合SiP设计。通过SiP设计，除节省封装空间外，还可以削减板材和元器件的成本。
图4为SiP设计的优点。
该产品除为SiP集成以晶圆形式外，还有晶圆级封装（WLP）形式。
4 主要规格
该产品的主要规格如下：
(1)存储器构成：1M字×64位×4存储库；
(2)接口：低功耗DDR；
(3)电源电压：1.7V~1.95V；
(4)结温：-10℃~+105℃；
(5)脉冲工作频率：216MHz（最高）；
(6)数据传输速率：3.46G字节/秒；
(7)时钟处理时间：4.6ns（最长）；
(8)工作电流（突发读取）：300mA（最大）；
(9)深度电源关闭电流：20μA（最大）。
5 特殊功能
由于该产品可以高效地进行存储器的访问或更新，因此具有以下特殊功能。
(1)Multi Bank Active(MACT)功能
通过MACT命令，可以同时激活两个存储库。在访问多个存储库时，能比向每个存储库单独发ACT命令更有效地进行读写操作。
(2)Background Refresh(BREF)功能
在Background Refresh中，可以指定任意两个存储库与刷新次数。由于输入1次BREF命令，就可以在芯片内部自动进行指定次数的刷新，因此与一般的Auto Refresh相比，BREF可以减少命令输入次数，且无需调整命令间隔。
此外，在指定的两个存储库中，可以对未刷新的存储库进行读写操作，工作效率更高。
(3)Start Address Shift(SAS)功能
读写处理的起始地址以字节单位（×8位）而不是以字单位（×64位）指定。通过指定任意的字节地址可以减少无效访问。
(4)Additional RDQS Toggle(ART)功能
可设定被读取的数据输出后的RDQS触发数。通常，数据输出结束的同时，RQDS时钟也会随之结束，而该产品的RDQS的触发数可以通过设定的方法追加。利用该功能，当SoC端（接收端）接收从FCRAM读取的数据时，可以扩大SoC内部时钟的时序容限，从而使SoC的PHY设计较为容易。
图5为Additional RDQS Toggle功能的时序。
6 支持工.5具
支持客户产品开发的工具有用于存储器验证和访问验证的仿真器模型、支持接口的存储器控制器和评估用FPGA扩展评估板（可选）。
在仿真器模型中，有IBIS模型、Verilog模型、SOMA模型（Denali公司提供）、BFM（Bus Function Model）等。可选板是客户在SoC开发阶段评估这款产品的工具，也可以通过与其他公司生产的评估板（平台）相连接来评估FCRAM的性能。
图6为FPGA评估板的应用实例。
7 256M 位产品系列
在消费类256M位FCRAM中，除了以上介绍的64bit位宽、低功耗DDR接口外，还有32bit位宽、低功耗SDR接口相关产品系列，富士通可根据不同用途向客户提供最适合的产品。
表2为消费类256M位FCRAM产品系列。
8 应用实例
本产品是最适合数字家电的低功耗存储器。
图 7 所示为应用实例。
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