安森美推出0.18µm CMOS制造工艺
2009-10-13 09:49:28
来源：安森美
安森美半导体针对数字及混合信号ASIC推出具价格竞争力的 0.18 µm CMOS制造工艺这技术为汽车、工业、医疗和军事应用客户提供集成的低功率设计.
2009年10月12日 – 全球领先的高性能、高能效硅方案供应商安森美半导体(ON Semiconductor，美国纳斯达克上市代号：ONNN)扩展定制晶圆代工能力，推出新的具价格竞争力、符合业界标准的0.18微米(µm) CMOS工艺技术。
这ONC18工艺是开发低功率及高集成度数字及混合信号专用集成电路(ASIC)的极佳平台，用于汽车、工业及医疗应用。基于ONC18工艺的方案将在安森美半导体位于美国俄勒冈州Gresham的8英寸晶圆制造厂制造，因此，预期对于寻求遵从国际武器贸易规章(ITAR)的合作伙伴、在美国国内生产的美国军事应用设计人员而言，也具备吸引力。
安森美半导体定制及晶圆代工分部总经理Rick Whitcomb说：“ONC18工艺使汽车、工业、医疗和军事部门的设计人员可开发集成的低功率数字及混合信号ASIC，既快速又符合高性价比。这工艺的‘在岸’制造属性尤其适用于美国军事客户，同时这工艺的持续开发计划进一步彰显安森美半导体致力于定制晶圆代工业务。”
ONC18工艺适合于要求多达1，000万门的ASIC，具有4到6层金属，让设计人员集成1.8伏(V)内核电压及1.8 V和3.3 V输入/输出(I/O)。混合信号设计用元件包括多种电阻，以及额定值[每平方微米1.0飞(femto，即10-15)法(fF/µm2)]和高量值(2.0 fF/µm2)的可堆叠金属-绝缘体-金属(MIM)电容。这基础工艺支持扩展的模块化0.18 µm双极型-CMOS-DMOS(BCD)工艺，以及高压工艺路线图。
支持安森美半导体这新工艺的设计套件提供全面的I/O及存储器库。高密度内核的门密度及功率消耗分别是每平方毫米124，000门(即124 K gates/mm2 )和每门每兆赫兹46微瓦(即46 µW/ MHz/gate)，混合信号内核单元的门密度及功率消耗分别是每平方毫米120，000门和每门每兆兆赫28微瓦。存储器选择包括1.1兆比特( Mb)同步单端口及512千比特(Kb)双端口静态随机存取存储器(SRAM)，以及1.1 Mb高密度、低泄漏过孔可编程只读存储器(ROM)。 ONC18平台的后续开发将使安森美半导体能够提供更强的混合信号能力及更高电压处理选择。
新工艺的设计方法兼容于常见的数字及模拟/混合信号计算机辅助设计(CAD)工具，包括Cadence®、Synopsys®及Mentor Graphics®等工具。安森美半导体的专长服务，如用于原型制造的先进裸片接合(stitching)及往复(shuttle)服务，也可用于基于ONC18的设计。
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