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Altera业界成熟可靠的Quartus II软件编译时间缩短了4倍;扩展支持28-nm FPGA

2012-06-13 11:20:53 来源:半导体器件应用网 点击:1021

摘要:  2012年6月13号,北京——Altera公司(Nasdaq: ALTR)今天发布业界成熟可靠的最新版Quartus® II开发软件——对于FPGA设计,性能和效能在业界首屈一指的软件。

关键字:  FPGA,  28-nm器件,  DSP

2012年6月13号,北京——Altera公司(Nasdaq: ALTR)今天发布业界成熟可靠的最新版Quartus® II开发软件——对于FPGA设计,性能和效能在业界首屈一指的软件。Quartus II软件12.0版进一步提高了用户的效能和性能优势,例如,对于高性能28-nm设计,编译时间缩短了4倍。其他更新包括扩展28-nm器件支持,初次支持Altera SoC FPGA,增强Qsys系统集成和DSP Builder工具,以及经过改进的知识产权(IP)内核等。关于Quartus II软件12.0版特性和器件支持的详细信息,请访问www.altera.com.cn/q2whatsnew

业界最快的FPGA编译时间

Quartus II软件12.0保持业界最快的编译时间,使得用户能够将设计团队资源集中在设计创新上,同时提高了设计人员的效能。采用这一版本软件,与公司以前版本软件相比,Stratix® V FPGA用户编译时间平均缩短了35%,而Cyclone® V和Arria® V FPGA用户编译时间平均缩短了25%。

扩展28-nm FPGA支持

Quartus II软件12.0扩展了对28-nm FPGA的支持,包括,初次支持具有硬核双核ARM® Cortex-A9处理器的Altera SoC FPGA。用户可以选择并开始设计多种低成本、中端和高端28-nm FPGA:新支持包括:

· 对Stratix V GX和Stratix V GS产品器件的编程支持

o 5SGXA7、5SGXA4、5SGXA3和5SGXA5

o 5SGSD5和5SGSD4

· 对Stratix V GT FPGA的编程支持

o 5SGTC5

· 对最大的Arria V GT FPGA的器件支持

o 5AGTD7,最终引出支持

· 对Cyclone V FPGA的器件支持

o 5CEA7和5CGTD7

o 5CEA9、5CGXC9和5CGTD9

· 对Cyclone V SX SoC FPGA的编译支持

o 5CSXFC6D6

Qsys系统集成工具增加了AXI-3接口支持

对于这一版本软件,Altera还在其Qsys系统集成工具中增加了对ARM AMBA® AXI-3接口的支持,用户能够根据不同的标准接口,灵活的连接IP内核和IP子系统。Qsys是FPGA业界首款基于芯片网络(NoC)技术的系统集成工具,为用户提供高性能互联。这一工具使用分层方法集成了IP功能和IP子系统,从而简化系统开发。最新版具有多种使用方便的特性,提高系统设计人员的自动化工作程度,简化设计重用。www.altera.com.cn/qsys上提供了Qsys更详细的信息。

Quartus II设计套装的其他特性包括:

· DSP Builder 12.0新的数字信号处理(DSP)支持——通过系统控制台,与MATLAB的DDR存储器进行通信,并具有新的浮点功能,提高了设计效能,以及DSP效率。

· 经过改进的视频和图像处理(VIP)套装以及视频接口IP——通过具有边缘自适应算法的Scaler II MegaCore功能以及新的Avalon-Streaming (Avalon-ST)视频监视和跟踪系统IP内核,简化了视频处理应用的开发。

· 增强收发器设计和验证——更新了Arria V FPGA的收发器工具包支持,进一步提高收发器数据速率(对于Stratix V FPGA,高达14.1 Gbps)。

关于Quartus II软件12.0版特性的其他信息,请访问www.altera.com.cn/q2whatsnew。

Altera公司产品和企业市场副总裁Vince Hu评论:“从设计规划到编译实施,Altera通过Quartus II软件进一步简化设计过程。采用我们的12.0版软件,用户可以充分发挥更快的编译时间和扩展器件支持这些优势,满足当前的系统性能需求和效能要求,特别是28-nm设计工程。”

Quartus II软件简介

Altera的Quartus II软件提供具有业界领先工具和功能的设计套装,提高了FPGA设计人员的效能。设计环境提供前沿的综合和布局布线算法,以及高级DSP设计和系统集成工具,包括多种经过预验证的IP内核等,支持FPGA设计人员满足严格的产品及时面市目标。开发套装支持所有的FPGA设计过程,从设计输入,到时序收敛,直至验证。

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