非同步(Asynchronous)重设传统上用于超大型积体电路(VLSI)设计，以便在上电后将同步(synchronous)电路带到已知状态。非同步重设释放操作必须与同步逻辑时脉讯号协调，才能消除由于重设和时脉之间可能竞争引起的同步故障。缺乏这种协调会在上电时导致间歇性故障。当考虑大型多时脉域设计时，这一问题还会加剧。除了同步化问题外，将非同步重设分配至数百万个触发器颇具挑战，它要求类似于时脉树合成(CTS)的技术，而且需要类似的区域和路由资源。

本文阐述了非同步重设的要求和挑战，特别是同步和分配问题;同时讨论了重设同步和分配传统方案的缺点，并提出更快、更简单的时序收敛以及更可靠的重设同步和分配解决方案。

非同步重设挑战

为了使逻辑处于已知状态，数位VLSI设计中通常包含重设功能。重设主要用于控制逻辑，而且可以从资料路径逻辑中消除，从而缩小逻辑区域。重设可以与时脉讯号同步或非同步。

同步重设需要有效时脉，会引起某些与时脉週期相关的延迟，并可能影响资料路径的时序。另一方面，同步重设是确定性的，不会产生亚稳态。

非同步重设则不需要有效时脉使触发器处于已知状态，它具有比同步重设更低的延迟，而且可以利用不影响资料路径时序的特殊触发器输入接脚。但是，非同步重设也有其缺点：

它们可能在触发器中引起亚稳态，导致非确定性行为。

为了实现可测试设计(DFT)，必须可以直接存取非同步重设。

非同步重设可能导致抗辐射(rad-hard)应用的可靠性问题，易于受到单事件瞬态(SET)现象的影响。

本文关注与非同步重设相关的问题和解决方案，而非着墨于重设类型的优劣。本文提出的一些技术同时适用于非同步和同步重设。

非同步重设被广泛应用于数位设计，典型的非同步重设驱动器是外接埠，具体取决于电源状态(RC电路、看门狗元件)、手动重设按钮和外部主元件(如微处理器)等。

在许多情况下，非同步重设可以被同步重设替换，但有些情况下，非同步重设功能是必备的。例如当上电时缺少主动时脉(时脉不稳定，或者为降低功耗设置闸控)的同步设计，则需要其外部介面处于某种已知状态。另一个例子是低功耗设计，必须在上电过程中使功耗最小化，也没有主动时脉。

使用非同步重设并不简单。儘管在重设断言期间可以忽略时脉和重设之间的相对时序，但重设释放必须与时脉同步。为了避免重设释放边缘同步，可能导致亚稳态。图1显示主动式高电位非同步重设。重设断言(a)在确定性有限时间(传播延迟，TR-pd)内影响触发器输出Q，且无论时脉讯号CLK为何。在重设释放(b)期间，RST埠相对于时脉埠CLK必须满足设置和保持时序条件。违反RST埠的设置和保持条件(也称为重设恢復和移除时序)可能会导致触发器变为亚稳态，导致设计因为切换到未知状态而失败。请注意，这种情况类似于触发器资料埠D的设置和保持条件相抵触。

图1：主动式高电位非同步重设断言和释放：(a)非同步重设断言;(b)违反时序的非同步重设释放(来源：vSync Circuits)

此外，对于大型设计，由于设计(线长不等、负载不均、IR降)和製程(缓衝和走线)变异，重设和时脉分配网路内部的偏移(skew)可能十分显着。重设和时脉讯号到达之间的关係可能因不同触发器而异。在这种情况下，设计的不同部份可能会在不同的时脉週期内离开重设模式，从而违反所需功能。图2的例子显示RESET的释放边缘在不同的时脉週期到达触发器Q0和Q1，导致Q0/Q1由其重设状态的非现时(non-current)中释放。

图2：大型设计的重设和时脉偏移(来源：vSync Circuits)

为了避免上述问题，非同步重设释放必须与目标时脉同步。透过在重设分配网路的根源採用特殊重设同步器，以执行典型的重设同步。图3显示一系列这种同步器示例。

图3：非同步重设同步器：(a)、(b)「后缘」同步器;(c)、(d)「基于vdd」的同步器;(e)重设同步器操作;(f)重设释放时序路径(来源：vSync Circuits)

在图3a和3b所示的「后缘」同步器中，进入的非同步重设RSTI讯号透过组合逻辑(OR和NAND闸极示例)连接到同步器输出RSTO，允许在RSTI断言后跟随非同步RSTO断言。因此，RSTO断言并不依赖于时脉。

值得注意的是在图3a的同步器中，RSTI和RSTO都是高电位的主动讯号，而在图3b的同步器中，输入RSTI_N为低电位主动讯号，RSTO为高电位主动讯号。在RSTI的非同步释放中，输出RSTO保持有效(asserted)，直到RSTI释放透过双触发同步器(F0、F1)实现同步。然后，RSTO被同步释放，从而满足针对连接至重设分配网路的触发器设置和保持条件。

重设同步器的操作如图3e的波形图所示。在同步的同时，由于F0触发器可能处在亚稳态，而使重设释放的延迟可能会有一个时脉週期的差异。还应该注意的是，同步器中使用的触发器数量应根据平均故障间隔时间(MTBF)运算进行设置，然而，由于RSTI的速率很低，在大多数情况下，两个触发器就能提供令人满意的MTBF。

图3c和图3d显示了非同步重设同步器的另一种常见风格。在这个「基于Vdd」的同步器中，採用具有非同步重设/设置埠的触发器(注意，后缘同步器採用无RST/SET埠的简单D触发器)。在RSTI断言(图3c)中，无论时脉活动如何，同步器RSTO_N(低电位主动)的输出都非同步地变为有效。在RSTI释放时，连接到触发器F0的D埠的VDD讯号(‘1’)则会被同步。F0可能变成亚稳态，但由于F1的输入并不会在第一个时脉缘发生变化，所以F1不会变成亚稳态。因此，使用双触发器同步器对常数‘1’输入进行同步，导致RSTO_N的非同步释放。

基于Vdd的同步器优于后缘同步器，因为它可以在没有时脉的情况下工作，即时脉可以在RSTI释放后出现。后缘同步器在RSTI释放之前需要稳定的时脉(至少几个週期)，否则其内部触发器不会被初始化。

图3f显示与同步触发器F1和目标应用触发器F2之间重设释放相关的时序路径。如图所示，由于两个触发器F1、F2位于相同的时脉域，所以路径TR应根据标準STA规则进行最佳化，应该比时脉週期更短，并且应该满足针对所有目标触发器(例如F2)的设置和保持条件。

将重设分配网路延迟表示为TR、时脉週期为TCLK、设计应满足以下运算式(为简化表示，假设FF1传播延迟包含在TR中，并且忽略时脉偏移)：

TCLK >= TR + TSU … (1)

很显然地，重设分配网路的时序转换在以下情况时具有挑战性：

大型重设分配网路。当时脉域内的触发器数量多时，重设分配网路延迟TR变长、可能大于单个时脉週期，从而违反了时脉约束(1)。

时脉速率高。当採用高速时脉时，TCLK时脉週期变短，也为时脉约束(1)带来挑战。

具有大量触发器和以高频操作的现代高性能设计需要处理重设分配的特殊解决方案。根据等式(1)的简单最佳化需要类似CTS的最佳化演算法。只要能满足时脉约束(1)，CTS和重设时脉树合成的主要区别就是没有低时脉偏移要求。然而，对于ASIC设计，这种方法导致了由大量缓衝器组成的高扇出网路合成。在FPGA设计中，则导致必须採用多个全域网路资源。在重设切换期间，大电容网路构成高开关电流的另一项挑战，从而需要更多的电源。考虑到非同步重设利用率低(大多数情况是每次上电时)，对其使用高扇出和全域网路导致功耗、ASIC面积或FPGA路由资源与EDA执行时间的更高支出。

对于大型设计而言，当重设同步器的时脉由时脉树最顶层导出，而设计其余部份的时脉由时脉树分支控制时，这个问题会更严重。在这种情况下，必须採用考虑时脉树延迟的精确后置佈局STA，以搭配从重设同步器到逻辑其余部份的延迟。

为了满足高扇出网路的时序要求，合成工具往往会复製时序通道的来源触发器，因此每个复製触发器都有一个减少的扇出。虽然这种方法对于一般同步逻辑在功能上是正确的，但在考虑非同步重设网路时，可能会导致功能性灾难。在重设同步器最后阶段的重复，违反了双触发器同步机制对于扇出的要求，导致可靠性降低。

针对合成工具指定一个扇出要求时所发生的整个重设同步器重复，可能由于再收敛路径问题而导致同步失败，如下所示：重复的重设同步器如图4a所示。全域重设网路被分为两个子网路，导致{ F1,F2}和{ F1d,F3}路径的时序收敛。图4b显示了再收敛问题。RSTI非同步输入由两个不同的同步器进行同步，每个同步器都会导致随机延迟。因此，即使RSTI在两个同步器输入端进同时变化，RSTO和RSTOd输出反转也可能间隔一个时脉週期，从而导致触发器F2 和F3的非同时重设释放。

图4：重设同步器直接复製导致的非同步重设再收敛问题：(a)减少扇出的重复重设同步器;(b)由于再收敛路径FF2和FF3未同时释放而引发的重设释放行为(来源：vSync Circuits)

对于非同步和同步重设方案而言，大型分配网路的重设释放时序问题都很常见，能以类似的方式处理，如本文所示。

在多时脉域设计中，每个时脉域的非同步重设应该分别被单独同步，如图5所示。由于不同的时脉域包含不同数量的触发器，其重设分配网路延迟各不相同，甚至引发比单个时脉域更严重的重设偏移。

此外，每个重设同步器都可能招致额外的非确定性延迟(与其本地时脉相关)，从而使整个多时脉域(MDC)设计的同时重设释放变得不切实际。相反地，可以定义重设序列的释放顺序，以确保正确的功能操作。例如，在M2模组释放后，M1模组应一直保持从重设释放;因为在重设释放后，M1开始传送资料至M2，M2必须準备好接收资料。

图5：多时脉域(MCD)设计中的重设同步(来源：vSync Circuits)

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