无论你是一名逻辑性设计师、硬件技术工程师或技术工程师，无所不至有着全部这种称号，如果你在任何一种髙速和多协议书的复杂系统中应用了FPGA，你也就很可能需要勤奋处理好元器件配备、电池管理、IP集成化、信号完整性和别的的一些重要设计难题。但是，你无须独自一人应对这种挑战，由于在当今业界领跑的FPGA企业里工作中的应用工程师每日都是会应对这种难题，并且他们早已明确提出了一些将令你的设计工作中越来越更轻轻松松的设计具体指导标准和解决方法。把握FPGA设计的三大铁律，给你设计更轻轻松松。

一。面积与速度的均衡交换标准这儿的面积指的是FPGA的集成ic资源，包含逻辑性资源和I/O资源等;这儿的速度指的是FPGA工作中的最大頻率(和DSP或是ARM不一样，FPGA设计的输出功率不是固定不动的，只是和设计自身的延迟时间紧密相连)。在具体设计中，应用最少的面积设计出较大的速度是每一个开发人员追求完美的总体目标，可是“鱼与熊掌不能兼顾”，取舍之间展现了一个开发人员的聪慧。

1.速度换面积速度优点能够 获得面积的节省。面积越小，就代表着可以用更低的成本费来完成商品的作用。速度换面积的标准在一些较繁杂的优化算法设计中经常会采用。在这种优化算法设计中，生产流水线设计经常是务必采用的技术性。在生产流水线的设计中，这种被多次重复使用可是应用频次不一样的控制模块可能占有很多的FPGA资源。对FPGA的设计技术性开展更新改造，将被多次重复使用的优化算法控制模块提炼最少的多路复用模块，并运用这一最少的髙速替代原设计中被多次重复使用但频次不一样的控制模块。自然，在更新改造的全过程中必定会提升一些别的的资源来完成这一替代的全过程。可是要是速度具备优点，那么提升的这些逻辑性仍然可以完成减少面积提升速度的目地。能够见到，速度换面积的关键是髙速基础模块的多路复用。

2.面积换速度在这类方式中面积的拷贝能够获得速度的提升。适用的速度越高，就代表着能够完成高些的商品特性。一些重视商品特性的主要用途能够选用并行处理技术，完成面积换速度。

二。硬件可完成标准FPGA设计一般会应用HDL语言，例如VerilogHDL或是VHDL。当选用HDL语言来叙述一个硬件电路作用的情况下，一定要保证编码叙述的电路是硬件可完成的。VerilogHDL语言的英语的语法与C语言很类似，可是他们中间拥有 实质的差别。C语言是根据全过程的高級语言，编译程序后能够 在CPU上运作。而VerilogHDL语言叙述的自身便是硬件构造，编译程序后是硬件电路。因而，一些句子在C语言的自然环境中运用是没有问题的，可是在HDL语言自然环境下便会造成 結果有误或是不理想化。如：for(i=0;i《16;i++)DoSomething();在C语言中运作沒有一切难题，可是在VerilogHDL的自然环境下编译程序便会造成 综合性后的资源比较严重消耗。

三。同歩设计标准同歩电路和多线程电路是FPGA设计的二种基础电路结构形式。多线程电路的较大 缺陷是会造成毛边。同歩设计的关键电路是由各种各样触发器原理组成的。这类电路的一切输出全是在某一数字时钟的边缘驱动器触发器原理造成的。因此，同歩设计能够 非常好地防止毛边的造成。