高 k 技术极大地减少了漏电效应，同时不会影响其它关键参数

    日前，德州仪器 (TI) 宣布计划在其最先进的高性能 45 纳米芯片产品的晶体管中采用高 k 材料。多年以来，人们一直考虑用高 k 介电层来解决漏电或耗用功率问题，随着晶体管日趋小型化，这一问题已变得日益严重。与通常采用的硅氧化层 (SiO2) 栅介电层相比，该技术可使 TI 将单位芯片面积的漏电量降低 30 多倍。此外，TI 的高 k 技术选择还能提供更高的兼容性、可靠性以及可扩展性，有助于通过 45 纳米与 32 纳米工艺节点继续提供大批量、高性能与低功耗的半导体解决方案。

    近十年来，TI 一直致力于技术研发的前沿领域，高 k 技术将不断推动数字 CMOS 缩放技术发展，成功实现向尺寸更小工艺技术的过渡，以此解决我们所面临的技术障碍。通过 45 纳米高 k 技术推动技术发展，TI 致力于为客户不断推出高性能、低功耗的低价位产品。 

    TI 的 45 纳米工艺

    去年 6 月，TI 发布了 45 纳米工艺技术的细节，该工艺采用 193 纳米湿法光刻技术，可使每个晶圆的产出数量提高一倍。通过采用多种技术，TI 将 SoC 处理器性能提高了 30%，并同时降低了 40% 的功耗。TI 计划于 2007 年开始提供45 纳米无线产品样片，首批产品的量产时间定于 2008 年年中。高 k 介电层将被引入到 45 纳米工艺的后续版本中，用于 TI 最高性能的产品。
    多种 45 纳米解决方案不仅可满足客户独特的最终产品要求，同时还为创建灵活的优化设计方案提供了丰富的选项。这些选项包括一种低功耗技术，其能够在延长便携式产品电池使用寿命的同时，为高集成度的 SoC 设计方案提供足够的高性能，以支持高级多媒体功能。中端工艺技术支持 TI DSP 与高性能 ASIC 库，能够满足通信基础局端产品需求。此外，作为率先采用高 k 材料的工艺，最高性能的 45 纳米技术选项还支持 MPU 级别的性能。

    氮氧化铪硅(HfSiON)技术概览

    TI 将先利用化学气相沉积工艺 (CVD) 实现氧化铪硅 (HfSiO) 薄膜，然后通过和氮等离子体的反应来形成氮氧化铪硅。铪介电层在降低漏电方面的优势是公认的，但此前该技术的实施一直遇到障碍。这些问题包括与标准 CMOS 工艺的兼容性，以及与此前发布的基于SiO2 的栅极介电层在载体迁移率与阈值电压稳定性方面的匹配。不过，通过nitrided CVD技术，TI 能在不影响其它关键参数的情况下解决漏电问题，确保新技术的性能不亚于 SiO2 栅介电层。与其它采用 SiO2 材料的技术相比，TI 方案大幅降低了漏电量。

    CVD HfSiON 薄膜的氮化处理工艺还提供了可扩展性，以支持 32 纳米节点对高性能、低功耗以及栅极长度的要求。通过向典型 CMOS 栅极叠层工艺添加模块，HfSiON 整合性能已通过验证，其迁移率可达到二氧化硅通用迁移率的90%，等效氧化层厚度 (EOT) 小于 1 纳米。而且同时在不牺牲可靠性或明显增加成本的前提下，它还可以显著降低漏电流。HfSiON可实现薄膜合成的精确调节、严格控制以及高产出量，非常适合大批量制造。

    TI 广泛的研究工作包括 HfSiON 栅介电层薄膜的合成、工艺优化以及特性等。此外，TI 的上述技术均与其 45 纳米金属栅极技术全面兼容。