1 引言
反激转换器在需要独立电源提供低到中输出功率的应用中相当常见的选择。当效率为主要考虑因素时，可以用MOSFET取代反激输出二极管，形成同步反激转换器。PoE（Power-over-Ethernet）以太网络供电是同步反激电源的主要应用范围。藉助主动箝位（active clamp）控制器能降低尖峰吸收电路（snubber）和击穿（shoot-through）损耗，进一步提升转换器之效率。
2 主动箝位用于反激转换器
主动箝位正激转换器已逐渐成为较高功耗应用常见的选择，不过很少电源设计人员注意到它们在反激转换器上也可以应用主动箝位。为进一步了解主动箝位控制在反激拓朴上的优点，我们设计并测试了两组电源，其规格如表1所示。两组电源都采用主动箝位， 同时在辅助线圈上都使用同步整流，不过其中一组使用电源变压器（power transformer）驱动同步FET，另外一组则使用栅极驱动变压器（gate-drive transformer）。此规格的制定是针对PoE输入之需求，但我们也扩大了输入电压范围以涵盖电信应用。为了公平比较，我们避免让主要组件受两组设计当中两种相同方式的差异影响。图1显示了两者的电路图。我们也将两者的组件位置维持一致，所以这两个电路之间最明显的差异，就仅是在主动箝位电路当中增加了栅极驱动变压器（gate-drive transformer）而已。
图2显示两个方式的概要电路图。在每个设计当中，控制器会调整FET Q2的导通时间以控制变压器T1储藏的能量，并且调节输出电压。变压器主线圈的漏感（parasitic leakage inductance）也会储存能量，如果不做箝位的话，可能会导致Q2的电压过高。传统的同步反激设计会在D1、R2和C4的尖峰吸收电路（snubber）位置吸收此漏出的能量。此吸收能量之作法可能导致可观的功率损失，降低电源效率。主动箝位的设计使用C21和Q4的箝位电路，将漏出的能量储存在C21，并将能量送回输入来源。这种非吸收性的箝位技术能够缓冲（snubbing）主MOSFET且节省耗电。
当关掉Q2时，系统会把变压器储存的能量，透过同步MOSFET Q1输出。同步FET需要一个与控制主FET Q2的PWM讯号反向的栅极驱动讯号。传统的「变压器驱动」同步反激电源会从T1上的辅助绕组（auxiliary winding）产生这个讯号。Q1的内部换流延迟和对辅助栅极驱动绕组的不良联接通常会在Q2打开时产生击穿电流。
基本上，Q1与Q2都同时处于开启状态的时间有限，要排除这个重迭时间很困难，但可以透过为Q1选择一个快速的MOSFET来减少此时间。这个步骤在传统同步反激电源当中对降低击穿损耗并获得可接受程度的效率而言非常重要。相对而言，主动箝位反激电源可以利用箝位FET Q4的栅极驱动讯号来降低击穿的损耗。这个讯号由控制IC产生，讯号中含有延迟时间差以确保Q2和Q4不会在同一时间导通。在主动箝位的设计当中，这个栅极驱动讯号透过栅极驱动变压器传送，以驱动同步FET。在此设计中，需要利用栅极驱动变压器来平移Q1栅极到源极（gate-to-source）的驱动信号，并维持输入到输出电压的隔离状态。
3 实用电路
图3是传统同步反激设计的电路图。这个设计使用的是低成本、简易的电流模式PWM控制器UCC2809以控制电源供电。除了主要的尖峰吸收电路（snubber）之外，这个电路也需要D3和D4的齐纳箝位电路（zener clamp）来避免Q1受漏电引起之峰值，造成栅极至源极的过高电压。
图4是主动箝位的完整电路图。在这个电路中，UCC2897主动箝位控制器以电流模式工作。如图4这个比较复杂的设计方式，与传统的同步反激电源供电设计相比，需要数个额外组件。这些额外组件中，成本最高的是主动箝位p沟道 FET，亦即Q4和栅极驱动变压器T2。P沟道FET通常可以是体积较小的组件，例如SOT-23 封装。这个部份的功率消耗非常低，因为它仅负责引导漏电流和电磁流。除了这两个组件之外，还需增加其它低成本组件以辅助控制Q4和Q1的栅极驱动功能。
4 特性比较
观察Q4主要线路FET的漏极至源极（drain-to-source）电压时，可以看到在这两个设计效能上的有趣差异（图5）。传统同步反激设计的电压峰值约为165V，而主动箝位电路漏极至源极（drain-to-source）的电压峰值则限定在约130V左右。这个电压峰值会迫使传统同步反激设计使用200V-rated FET，而主动箝位反激设计则使用150V-rated FET。除此之外，主动箝位EMI漏极波形（waveform）的电磁干扰辐射（EMI）比传统同步反激设计的情况要来得更低。
从图6所示的变压器辅助线路上，可以更明显地看出这两种设计方式的差别。乍看之下，这两种波形似乎非常类似，但如果进一步观察，则会发现传统同步反激设计的负振荡较主动箝位反激设计的严重得多。这个震荡发生于主FET导通的转换瞬间，同时是由同步FET的关闭延迟所导致。由于同步FET的栅极到源极之关断电压和辅助线路的反向电压一致，同步FET必须要在变压器辅助电压成为负值之同一时间完全关断，否则将会产生击穿，这是一项困难的工作。主动箝位设计当中，由控制器驱动的栅极驱动讯号能够确保在主要FET开启之前，关断同步FET，并且减少电压震荡。这也会影响到同步FET的选择。主动箝位的设计则能够使用速度较慢的同步FET，其Rdson值也比传统同步反激设计要低。主动箝位的同步FET仍有降低之震荡（ringing），主要是由于FET的体二极管之反向恢复（reverse recovery）所导致。
上述主动箝位设计的改善措施都能够对系统效能造成正面的好处。图7显示两种设计的效率，分别是在最低电压、一般电压和最高电压下测量。在所有线路状况下，主动箝位设计在最高负载电压时，能提升效率约2%。一般电压和低负载电压的情况下，效率的提升则超过12%，这对长时间待机的系统帮助很大。大部分的效率提升来自于漏电电感能量的回复，这些能量通常是在尖峰吸收电路（snubber）吸收，另外也来自于减少同步FET Q1的击穿（shoot-through）损失。
表2列出了这两个同步反激设计的关键领域比较。它显示主动箝位反激设计，相对于变压器驱动同步反激设计具有效能上的优势。主动箝位反激设计具有较低FET电压，和较高的效能，尤其是在低负载的情况之下。主动箝位控制器（UCC2897）的无效时间调变功能（programmable dead-time feature）能够避免主FET和辅助FET的重迭导电，进而缩小辅助端在Q1的击穿（shoot-through）损失。这些损失通常会在主要电流感应电阻上，以高电流峰值的形式展现，因此通常会造成低负载抖动（jitter）的问题。主动箝位反驰设计较低的高频震荡会导致EMI较低，同时降低整体电源供电的杂音。所以漏电导电对主动箝位的线路效能影响较低，因此能以比同步反激设计更高的频率运作。但是同步反激设计并非全无好处。在两个电路图中，传统同步反激设计所需的电路板面积、组件数目和成本都比主动箝位反激设计少15-20%。它在设计上也更简单且易于理解，虽然如先前所述，设计人员也必须将其效能上的缺点列入考虑。所以，什么时候该选择主动箝位的反激设计呢？如果输出功耗低，而设计需要长时运作时，主动箝位反激设计能够达到高效率和低EMI运作的需求。当低负载效能为主要考虑时，它具有明显的优势。

（来源：德州仪器）