赛灵思发布ISE12.2强化部分可重配置FPGA技术
ISE12.2设计套件强化了其部分可重配置技术设计流程，并通过智能时钟门控技术降低24%的BRAM功耗。赛灵思部分可重配置技术，是目前唯一经行业验证的可重配置FPGA技术。
2010 年 7月 28 日，中国北京 ——全球可编程平台领导厂商赛灵思公司（Xilinx， Inc. (NASDAQ:XLNX) ）今天宣布推出其第四代部分可重配置设计流程，以及智能时钟门控技术的多项全新强化方案，可针对Virtex-6 FPGA设计中BRAM(block-RAM)降低24%的动态功耗。设计人员即日起即可下载ISE12.2设计套件，利用其简便易用、直观的部分可重配置设计流程，进一步降低功耗和整体系统成本。同时，最新推出的ISE版本还可提供一项低成本仿真方案， 支持嵌入式设计流程。
赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出：“由于系统日趋复杂，如今的设计人员往往需要以更少的资源实现更高的目标，而FPGA的可配置能力加上其固有的可编程性，使其成为设计人员的一项重要资产。赛灵思FPGA一直以来就支持部分可重配置功能，并且具备现场编程和重编程的高度灵活性。在成本、开发板容量及功耗均面临严苛限制的今天，行业需要更高效更经济的设计方案在竞争中取得优势，这就是为什么赛灵思一直致力于让设计流程更加容易的重要因素。”
部分可重配置技术具备可即时调整的高度灵活性，可以大幅扩充单一FPGA的容量。在器件运行中，设计人员可对FPGA某些区域进行重新编程，藉此加入新的功能，而器件其余部分正在运行的应用则完全不会受到任何影响。例如，用户开发无线光传输网络方案，少用30-45%的资源就可以实现多端口多路复用器/转发器的功能，而软件无线电（SDR）解决方案可以在不干扰其他波形继续运行的同时动态交换通信波形，而且也无需改用更大或是额外的器件。部分可重配置技术还可以帮助设计人员有效的管理功耗，当系统无需在最高性能运行时，可以使用低能耗的方式来替代高能耗功能运行。
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