摘要：  芯片设计所涉及的挑战各种多样，包括功能正确性、电源、信号完整性和可制造性等。芯片不能孤立存在，而必须以电气和机械的方式集成到系统环境中。此外，芯片还必须进行封装，然后安装在电路板上。芯片/封装/印制电路板(PCB)协同设计确实存在不少挑战，不过设计人员在追求设计收敛的过程中可以使用各种工具和方法。

关键字：  芯片，  封装，  电路板

芯片设计所涉及的挑战各种多样，包括功能正确性、电源、信号完整性和可制造性等。芯片不能孤立存在，而必须以电气和机械的方式集成到系统环境中。此外，芯片还必须进行封装，然后安装在电路板上。芯片/封装/印制电路板(PCB)协同设计确实存在不少挑战，不过设计人员在追求设计收敛的过程中可以使用各种工具和方法。

设计挑战无处不在

过去，芯片、封装和电路板的设计是按顺序实现的。电路板设计人员所面临的信号完整性问题一般是通过未优化的设计解决的，不过后来这类问题开始采用系统方法。

由于存在固有的时间限制和较短的设计周期，因此在芯片、封装和电路板之间建立系统协同极具挑战性。设计团队往往必须当机立断地确定系统的哪些方面是需要进行全面详细的考虑，还是只需要根据以前的设计周期进行假设。

IC封装技术的发展非常迅猛，这种技术在较大的方案中经常被忽视。“我们认为封装技术是一个非常大的推动力，它几乎与电源问题一样重要，”Apache Design Solutions公司高级副总裁兼总经理Dian Yang表示。主要原因在于封装成本，采用如今的某些高级技术时，封装成本很快会发展难以控制的局面。

另一方面，这些昂贵的封装具有通过其他方式无法实现的功能。采用由硅导孔(TSV)、系统级封装(SIP)和叠层芯片(chip-on-chip)技术推动的3D IC技术的封装将成为器件在市场上获得成功的差异化因素(图1)。不过需要注意的是：如果选择了不合适的封装，您的器件就会因为太贵而卖不出去了，也就是说，在某些案例中，您的封装选择甚至可能会导致器件的失败。

图1：采用由硅导孔(TSV)、系统级封装(SIP)和叠层芯片技术推动的3D IC技术的封装将成为器件在市场上获得成功的差异化因素。

“采用硅导孔的SD封装推动了集成度的提高，但同时也确实让片外网络变得更加复杂，”Mentor Graphics公司系统设计部方法设计师John Park表示。

信号通路以前就是一条搭接至金属引线架的简单金属线，而现在则涉及重新分配微凸焊点的布线，通过一个硅转接板(silicon interposer)连接至另一片IC，然后下接至封装焊球(图2)。

图2：采用3D封装和TVS技术后的信号通路。

设计入门

最初的挑战在于基板和电路板拓扑。封装基板和电路板应包含多少个信号层和接地层?由于成本会随着复杂性的增加而显著提高，因此必须在层数与可布线性之间作出折衷。这意味着需要进行可行性分析。

完成以上过程后，接下来就要进行系统级布局规划的考量了。如何规划引线接合和布线?设计系统时一般采用固定DRAM芯片和定制处理器。

“我们采用的是由外向内(而不是由内向外)的设计概念，”Cadence公司SIP、IC封装和高速PCB设计工具市场营销总监Brad Griffin表示，“现在的情况是，封装设计人员已经被推到中间，充当着芯片团队与电路板团队之间协商者的角色。”

由于连接器等元器件布局的原因，电路板元器件一般相对固定，需要保持不变的位置。某些情况下，元器件可以原地旋转，不过这完全取决于设计的灵活性。

Griffin表示，另一方面，可以通过减少封装基板的层数来协商和影响芯片设计。不过电路板布局的灵活性最低。“电路板设计通常有一定量的固定参数，这些固定参数已经成为封装和芯片级的限制，”Griffin表示。

设计时必须考虑目标系统的规格。如何根据这些规格来验证正确的操作?如果参照架构为时域规格，那么信号通路中允许的过冲或振铃是多少?或者封装基板或电路板中允许的电源层噪声是多少?怎样定义信号条件才能测试这些方面?

“大多数情况下，按照这种方法来操作是不可行的，”Sigrity公司产品营销经理Brad Brim表示，“有许多信号你必须无休止地进行仿真，这样才能覆盖所有可能的使用情况。”

另一种方法是根据频域规格进行设计，比如阻抗失谐。这会相应地转向去耦电容优化领域，其目的是在成本与性能之间进行折衷。

“现在去耦电容优化已经成为一大趋势，”Brim表示，“一个基本原则就是每个电源引脚使用一个去耦电容。”许多参考设计都采用这个规则，不过这可能会造成过度设计。

就成本而言，去耦电容并不是免费的，从电路板/基板面积来讲，去耦电容存在约束。此外，如果不受限制地使用去耦电容，往往会导致无法布线。因此通过去耦电容的布局在成本与性能之间折衷至关重要。Sigrity等分析供应商提供的工具可以进行这种分析。

视而不见的问题

当然，在系统设计过程中需要考虑的一大因素是电源。这是确定封装和电路板由多少层组成的主要决定因素。这个因素还相应地控制成本和封装类型。这些问题主要在于直流供电。需要多少个电源层和接地层?可以用更少的层成功实现设计吗?

对于交流供电而言，设计人员必须再次考虑接地层数以及信号层上面是否需要一个电源层(称为单基准)或者信号层下面是否需要一个接地层(称为双基准)。交流供电不足会由于信号线路的同步开关而产生电位降问题。

虽然电源和信号完整性在过去被视为同等重要的问题，但它们决不是独立的问题。只要噪声问题不消除，就不存在理想的电源层或接地层。“同步开关噪声是一种相当大的供电效果，尽管这种噪声体现在信号上，”Sigrity公司的Brad Brim表示。因此，信号完整性和供电必须一起考虑(图3)。

散热问题也是要考虑的问题。如果电路或元器件的发热达到了值得关注的程度，说明其发热程度可能足以导致金属的传导性发生变化。发热效应和电气效应是非线性耦合问题。金属在发热时，其传导性会变得更高，这意味着仍存在较多热量。Sigrity公司在其工具中整合了一些热性能和电气分析。“我们发现必须同时考虑这两种效应，”Brim表示。

在为其自己的芯片描述封装的特性时，德州仪器(TI)的封装仿真组考虑了终端系统的热性能要求，并分析了在这种环境中封装的整体稳定性。

“我们考虑芯片的热性能，”TI研究员、TI封装仿真组经理Darvin Edwards表示，“我们寻找热点，这些热点的散热问题如何通过封装来减轻，以及系统环境如何汲取热量。”TI可为客户提供JEDEC热模型，帮助客户计算元器件的结温。

Sigrity公司在他们的工具中同时整合了电气解算器和热解算器，以便电气分析提供的结果能够传递给热解算器。散热结果又传递给电气解算器。Brim声称，这样可以获得更精确的电气解决方案。

系统仿真

系统仿真可以从芯片端或封装端着手进行。要获得有效的仿真性能，任何系统的建模都需要仔细充分考虑模型分辨率级别。能够对供电系统的性能进行建模固然重要，不过首先要考虑问题的范围。

对于数字芯片而言，多达60%的引脚(或焊球)专门用于供电。因此对于一个有5000个引脚的芯片，你可以假设至少有一半的引脚(即2500个引脚)为电源引脚或接地引脚。详细的芯片级分析需要“每个引脚”(Per-Pin)或“每个引脚组”(pin-grouped)结构的封装模型。分组一般由电路板网络完成。按照从电路板到芯片/封装的顺序反向考虑，电路板分析由per-net芯片模型完成。

各种工具通过配合工作为设计团队提供设计的各方面视图特别有用，包括芯片方面的视图和封装方面的视图。Cadence Design Systems公司在这方面拥有特别优势，因为它拥有所有三个方面的流程：IC设计、封装设计和PCB设计。

Cadence公司在芯片/封装协同设计流程方面已经取得了一定的进展，其Encounter Digital Implementation System至少可以为用户提供封装设计方面的基本视图。相反，Cadence公司的Allegro Package Designer则提供IC设计方面的视图。

“设计封装时，你要看到芯片的焊盘环，” Cadence公司的Brad Griffin表示，“你可能无法看到所有的宏块和布局规划，但是如果你至少可以看到焊盘环中的I/O连接的话，那么你在布线和分配信号时就可以更加灵活。”

从Encounter数字实现系统的角度来看，对于IC设计人员来讲，拥有将在封装内部使用的引线接合模式的视图同样有用。“对于设计人员来讲，能够看到焊盘位置及其分配的名称很有用，”Griffin表示，“这种封装方面的视图可以帮助IC设计人员更好地确定放置I/O的位置，然后这一信息被传送回Encounter系统。”

Allegro Package Designer与Cadence的Allegro PCB之间也存在一定的协同工作，这些协同工作一部分由系统连接管理器实现，系统连接管理器则用于校正可能应用到芯片、封装和电路板的网表的各种不同名称。它支持要维护的每个结构拥有唯一的网名，同时显示它们确实相连。另一种方法是尝试通过Excel电子表格进行手动管理，这种方法的工作量相当大，更不用提各种结构变动信息的传播难题了。

关于建模

“如果设计芯片时没有封装模型，设计起来就非常耗时，” Sigrity公司的Brad Brim表示。如果不考虑封装效果，对动态供电噪声的评估可能存在极大的缺陷。

遗憾的是，封装建模并不是一项精确的技术。这种模型根据粒度的不同分别涵盖I/O缓冲器信息规范(IBIS)大封装模型、集总RLC表示法到全波三维场解算器。TI公司的Darvin Edwards表示，采用全波三维场解算器对封装效果进行建模最有效。不过他表示，不管采用哪一种方法，都务必要注意建模工具中用来降低计算开销的算法中采用的任何规范和/或假设。

“我们的建模方法是我们的封装设计方法中不可或缺的一部分，”Edwards表示。TI通过封装建模来优化设计、基板布局、走线以及走线间的空间、阻抗以及电源/接地分布，确保满足电气要求。

TI不但向其客户提供元器件的微型电气模型，还提供各种模型供客户集成到客户的分析工具中。“电气问题不仅仅存在于封装领域，”Edwards表示。

模型类型包括IBIS模型、分布式Spice模型和传输线模型。Edwards表示，在某些情况下，TI会提供全3D封装模型，不过这种模型对于客户来讲一般不易操作。多数人倾向于使用不会妨碍其分析工具的微型模型。

模型连接

芯片/封装/电路板系统往往包含数百个甚至上千个物理互连。由于互连总数对于分析来讲过大，因此并非所有这些互连的每个引脚都进行电气建模。另一个方法是基于每个网络进行建模，这不需要提供用于足够的系统建模所需的分辨率。

因此，设计人员需要支持任意的引脚组。不过，仿真中的挑战在于需要弄清楚如何识别给定模型的哪个节点连接至另一个模型的哪个节点。此外，如何可靠地为仿真工具提供如何建立这些连接的信息?

实现这一点的一个方案是Sigrity公司开发的模型连接协议(MCP)。MCP作为位于模型文件顶部的模型头文件实现。这些头在工具内部实现引脚映射，从而方便在各个方面进行芯片/封装/PCB分析(图4)。

Sigrity公司的各种工具都支持采用MCP头导入和导出模型，以便在Sigrity工具和第三方工具中进行系统仿真。同时，Cadence公司的芯片级电源分析工具支持MCP格式。Cadence的Encounter Power System和Voltage Storm可导入Sigrity公司的工具生成的MCP封装模型，以便进行芯片/封装系统仿真。相反，Cadence工具可以导出MCP芯片模型，以便在Sigrity工具中进行系统仿真。

另一个建模协议是Apache Design Solutions公司的芯片功率模型(CPM)。Apache公司开发了CPM概念，旨在在不需要详细的布局信息或晶体管级模型的情况下实现系统仿真和分析(图5)。它还可以用来保护供应商的IP。

图5：另一个建模协议是Apache Design Solutions公司的CPM模型。

系统集成商可借助CPM进行精确且可行的电源和噪声认证分析。“CPM的作用是充当IC设计人员与封装和系统设计人员之间的桥梁，”Apache公司的Dian Yang表示。Yang认为，这好比晶体管级模型在制造工艺工程师与电路设计人员之间所起的衔接作用一样。

CPM的作用是提供与硅片相关的模型，而不仅仅提供简单的集总模型。“现在我们正在考虑每个焊球上的真实波形，”Yang表示。CPM是一种完全分布式Spice精确模型，可以表示实际的裸片行为。

最近发布的CPM v2.0模型考虑了系统的LC谐振频率，并自动产生工作频率为系统谐振频率或该频率附近的片上开关方案。这种功能可使系统设计人员访问代表最差情况开关方案的CPM，该方案可用来进行芯片/封装设计的压力测试。设计人员可以通过具有谐振意识的模型确定封装和PCB去耦电容的最佳布局和配置，从而有助于处理电源和噪声问题。

建立CPM模型是一件相当简单的事情，只要按一下按钮即可。在Apache公司的RedHawk电源完整性分析仪中进行芯片级电源噪声之后，它采用存储在工具数据库中的固有的详细信息来建立模型。

虽然CPM非常有用，但是它也存在一些不足之处：这种模型目前只能通过Apache公司的工具建立，并且只能在Apache公司的工具之间传送。目前，IBIS委员会正在讨论将Sigrity公司的MCP连接格式作为模型连接开放行业标准的基础。

整体情况

对于完整的芯片-封装-PCB协同设计方法来讲，随着这种方法逐渐开始浮出水面，一些重要的高级概念变得至关重要。一个关键的方面是通过从芯片到电路板的转变来管理网表;即，信号X由于IC设计工具已经为其命名而可能在使用PCB布局工具后变成信号Y。流程将需要进行连接性整体管理，以便在信号名称随着结构的改变而发生变化时跟踪信号。同时还必须实现引脚映射的自动化。

根据行业标准，这种特性的连接性管理将由软件背板驱动，这种背板将管理芯片布局规划数据、球栅阵列(BGA)电源/接地要求和双倍数据速率(DDR)等板级接口。“你将获得这样一种环境，在这种环境中，IC、封装和电路板布局团队可以共享数据和进行总线或接口优化的折衷，”Mentor Graphics公司的John Park表示。

针对3D封装改进IC流程

在为3D IC封装策略作准备的过程中，如果设计人员拥有可预期这种架构的物理验证环境的话将大有帮助。同时，这种环境应在现有流程的环境中提供，并且不会干扰使用晶圆厂提供的规则平台。

Mentor Graphics公司已经提出了有关未来Calibre修正的思路，这种修正可让设计人员不但可以像现在一样，单独使用黄金Calibre认证平台对每个裸片进行物理验证，而且还能从电气、物理和寄生的角度进一步分析这些裸片之间的连接。

目前管理这类验证的唯一方法是同时尝试全面的多芯片验证。Mentor公司Calibre高级产品营销经理Michael White表示，这种方法在像28nm制程节点上是不实用的。“专注于连接是正确的方法。正确的做法是先确认哪些由单独的IC产生，然后再增加连接的效果，”White表示。

这种方法可以克服White称为“mega-merge”方法的许多不足。首先，即使你能够获取内存IP的所有设计数据，整合逻辑电路和内存上的数据也存在很大的问题。其次，在28nm的多个芯片上进行设计规则检查(DRC)可能需要几天的时间，而专注于互连会快很多。

“mega-merge”方法还需要整合所有的图形数据库系统(GDS)文件和规则平台。在任何3D IC设计中，这些文件和规则平台都来自不同的工艺节点，甚至来自不同的晶圆厂。这样就不可避免地存在不同规则平台中定义层的名称冲突。简言之，这会引起一系列棘手问题，最好避免这些问题。

双管其下的方法

实现集成IC、封装和电路板设计任务的另一个方法是在至少几个工具中将这个任务分开处理。该方法由Zuken公司采用，最终实现了统一的流程。

该公司的CR-5000 PCB设计软件可提供处理封装和电路板集成的完整电路板设计环境。Zuken公司的RioMagic工具借助其在2009年从Rio Design Automation公司采购的IP，通过进一步深入到硅片，在封装视图中提供更多的特性信息，从而克服了第一代芯片/封装协同设计工具中固有的限制。设计人员可以利用该数据，灵活地评估IC设计中哪些地方可以更改，从而实现封装的优化。

这里的秘诀在于统一芯片和封装设计数据的数据库，实现“具有封装意识的芯片设计”或“具有芯片意识的封装设计”， Zuken公司一位专门从事协同设计工作的应用工程师Steve Watt表示。

RioMagic本质上是一种可行性工具，你可以用它在三种流程类型中创建I/O焊盘环。在原型流程中，用户可以根据芯片设计数据从头开始为芯片创建可行的封装。这个流程可以实现I/O规划、电压域的考虑以及常规的假设研究。

比较传统的自顶向下的流程可以实现更精细的I/O规划和重新分配层(RDL)布线。采用这种流程时，用户可以考虑物理限制和电气限制。这个流程的第一步是逻辑综合。在布局规划阶段，数据通过RioMagic传送到CR-5000环境，以便评估布局规划的可行性。

如果在某些应用中，封装的焊球分配已经固定，而你希望它能够容纳新的芯片，则需要采用非传统的自底向上的流程。这种流程从焊球分配开始反向推进，将该信息传入封装分析中，从而提供接受新IC的可行的焊盘环。这种流程适用于具有焊盘环或焊球模式的封装。

RioMagic和CR-5000是一种协同设计管理器，它可以实现复杂IC、封装和电路板布局的评估。“这是一种自顶向下的方法，它可以整合所有的数据视图，实现智能的考量，”Watt表示。

IC/封装流程(RioMagic)和封装/电路板流程(CR-5000)“仍然有点像两个流程”， Zuken公司系统工程部副总裁Kent McLeroth表示，“我们的目标是继续整合这两个流程。”

Zuken公司的CR-5000封装软件已与Rio Magic工具紧密集成在一起，Rio Magic/CR-5000流程已经在全球范围内的许多公司中获得了广泛的应用。目前，Zuken公司正致力于将该功能直接整合到其核心工具中。