摘要：  在便携式传感器、4至20mA控制回路或具有模数转换器(ADC)的其他系统设计中，功耗越低，意味着电池续航时间越长，控制系统功能越强。在选择满足应用的功率预算的ADC时，可使用多种技术和折衷方案。

关键字：  模数转换器，  电源，  电阻分压器，  FPGA

在便携式传感器、4至20mA控制回路或具有模数转换器(ADC)的其他系统设计中，功耗越低，意味着电池续航时间越长，控制系统功能越强。在选择满足应用的功率预算的ADC时，可使用多种技术和折衷方案。

降低功耗最明显的方法是采用电源电压较低的ADC。如今的ADC可以采用3、2.5甚至1.8V的模拟和数字电源供电，5至3V的电压降可以实现40%的即时省电。

降低数字电源电压会引起两个不利因素：ADC上需要一个独立的数字电源引脚，并且数字输出端可能出现较低的驱动电流。通过降低模块电源电压来降低功耗时，主要问题是信噪比(SNR)较低。不过现在的低噪声处理技术和设计技巧可以确保现在的低压ADC的SNR与模拟电源电压较高的大功率ADC相同。

要对电源进行优化，除了模拟电源电压之外，研究模拟前端的其它部分也非常重要。传统的传感器和模拟输入前端需要0至5V甚至10V的输入范围，以便实现最高的动态性能或者直接连接至传感器。过去，降低电源电压会减小ADC的动态范围。假定传感器输出保持在5或10V的水平不变，那么信号必须进行衰减才能与ADC的输入范围匹配。

在传感器与地之间增加一个电阻分压器就能方便地实现这种信号衰减。大电阻值可用来限制功耗(图1a)。不过，ADC一般需要较低的源阻抗，而这个采用电阻衰减器的方法需要实现低功耗，这两种需求是相互冲突的。

图1：用于测量高电压信号的电阻衰减器可以提供一种限制输入信号的简单方法，以使ADC的输入范围与较低的电源电压相匹配(a)。但是这会导致源阻抗增加，从而需要进行(b)和(c)中的修改。

另一个方案是增加电源与ADC输入端之间的电阻值，以及减小ADC输入端与地之间的电阻值(图1b)。这样的更改可以将ADC的有效阻抗从50 kΩ降低到9.5 kΩ，但同时也会减小ADC的输入范围。假定采用10V的电源，0至5V的输入范围会缩小至0至0.5V。

在图1a和1b中，在电阻分压器与ADC输入端之间增加一个接地的旁路电容器可以将源阻抗与ADC输入端的阻抗隔离。这样的旁路电容可在ADC信号采集阶段迅速将电荷传输到采样电容器中。遗憾的是，此旁路电容器也限制了输入信号的带宽。

因此，第三个方案是在电阻分压器与ADC之间增加一个缓冲放大器(图1c) 。当然，缓冲器和其它放大器/滤波器信号调理级会增加功耗。

相反，如果传感器输出较小的话，减小模拟电源电压和输入范围就不存在什么问题。传感器系统中常用的惠斯登电阻电桥(Wheatstone-bridge)网络就是这样一个例子。每加1V的传感器激励电压时，它即可提供2mV的满量程输出摆幅(典型值)。

在该装置中，ADC测量的传感器输出满量程范围仅为5至10mV。此外，与高分辨率、低噪声基底和出色的总动态范围等其它参数相比，ADC所减小的输入范围的影响不大。

突发模式处理

对功耗要求较高的ADC设计的另一个技巧是“突发模式处理”。ADC先上电进行转换快速突发，然后掉电进入低功耗休眠模式。

这种工作模式非常适合具有快速微控制器或FPGA以及每秒至少能够产生数千安培电流的ADC的应用。掉电时，ADC电源的电流可以降到几微安或更低。这样，平均功耗就会显著低于ADC最快采样率时的功耗。

突发模式处理充分利用了ADC能够以低于其最高采样率的有效速率循环开关的能力。几乎所有的ADC数据手册都会规定最高采样率(也称为输出速率或吞吐率)下的功耗。

三个类似的集成多工器的ADC可以在1ms的时间内测量16个模拟输入，有效采样率均为1ksample/s(图2) 。在最高采样率下，ADC #1在3Msamples/s的采样率下消耗的功率为8.3mW，ADC #2在1Msamples/s的采样率下消耗的功率为6.0mW，ADC #3在300ksamples/s的采样率下消耗的功率为4.7mW。

图2：三个SAR ADC可以在1ms的时间内测量16个模拟输入。

只看数据手册首页时，功耗最差的似乎是3Msample/s ADC。但是进一步研究其有功功率、关断(或待机)功率和有效的采样率之后，很明显，选择采样率较高的ADC实际上更为合适。

对于ADC #1而言，8.3mW的有功功率部分所对应的有功时间仅为5.3s(每次转换333ns，16次转换)，其6W的待机/关断功率所对应的关断时间为1ms的剩余部分(994.7s)。其平均功率为[(有功功率×有功时间) + (关断功率×关断时间)]/总周期时间，这个公式可以得出有效吞吐率为1ksample/s，平均功率为50W。

ADC #2与ADC #1类似，但是ADC #2的最高采样率为1Msample/s。有功功率为6mW，有功时间为16s(每次转换1s)，关断功率为6W，关断时间为984s，从而得出其平均功率为ADC #1的平均功率的两倍。

ADC #3采用低速内核，其最高采样率为300ksample/s。功耗只有4.65mW，但是16次采样转换的时间为53s(比ADC #1长10倍)，关断功率为15W，关断时间为947s。因此，ADC #3的平均功率为260.7W，比ADC #1的平均功率高5倍。

突发模式处理的一个潜在不足是可能需要具有更快时钟速率的微控制器或FPGA。另一个不足是需要关断和开启电压参考。如果ADC有内部基准，则需要一段时间(一般>100 s)上电和稳定，然后ADC才能提供其有保证的线性度规格。

对于以突发模式工作且ADC外接一个电压参考的应用，该基准源可以随时上电。这种电压参考仅耗费极小的功率，例如MAX6029的串联型电压参考，仅消耗5.25A(最大值)的功率。预置电压输出包含2.048、2.5、3、3.3、4.096和5V。这些基准电压几乎与所有的ADC都能很好地匹配。例如，2.048V的基准电压仅需要15.75W的额外平均功率。

较低的采样率

大多数ADC数据手册都指定了两种情况下的电源电流：最高采样率和断电模式。了解这些数据点很有好处，但是许多系统都是在低于最高采样率的情况下运行ADC。此时，研究电源电压如何随采样率变化很有帮助。

让我们研究一下图2中300ksample/s ADC采用3V电源供电(图3)时的电源电流与采样率关系图。采样率为300ksamples/s时的功耗为3V×0.62mA = 1.86mW，但采样率为100ksamples/s时仅为1.26mW，可以节省32%的功率。

SAR ADC通过在转换时上电并在转换之间掉电，可以在较低的采样率下大幅节能。大多数SAR ADC都有差不多的功耗，但是如果有些内部电路在转换之间保持有源工作状态，节能幅度就可能不那么显著。在任何情况下，最好都查看一下SAR ADC数据手册上的典型电源电流与采样率的曲线。

SAR ADC与ΔΣ ADC

较低的电源电流和采样率是SAR ADC独有的特性。主要用于精密应用的其它类型的ADC是ΔΣ ADC。这种ADC在较低的输出速率下通常不能实现节能，因为ΔΣ调制器可以通过对输出信号进行过采样然后将结果平均，从而实现高精度。另一方面，SAR ADC的采样电路并非连续运行。每一次采样时，它都获取一个模拟输入 “快照”。

以较低输出速率运行ΔΣ ADC无法实现节能(请参见“Lower-Power Delta-Sigma Design”) 。但是这种ADC可以提供较低的平均噪声和更好的有效分辨率。比如，MAX11200 24位ΔΣADC就可以提供最大值低于1mW的低功耗和23位以上的高有效分辨率。可以通过改变输出速率和过采样率，在较低输出速率下实现较高的有效分辨率。

MAX11200在2.4576MHz或2.048MHz内部振荡器上工作时，可以在120samples/s的采样率下实现21.7位有效分辨率，在10samples/s采样率下实现23.6位有效分辨率。不过，可以通过软件控制提供多个采样率以及最终的无噪声分辨率(NFR)、有效分辨率和RMS噪声(参见表1)。

增加动态范围，减少增益级

考虑是采用SAR ADC还是采用ΔΣ ADC时，查看一下整个信号链的功耗很有用。信号链可能包含一个可编程增益放大器(PGA)。许多SAR ADC会放大或者衰减输入信号，以确保信号占据ADC最大输入范围的相当大部分。该幅度可以采用内部PGA或者通过指定使用外部PGA进行调整。

例如，测量由惠斯登电桥传感器提供电源的20mV信号的设计可能会在电桥与ADC之间包含一个100的增益级。(ADC通常提供0至3V或者0至5V的输入范围。)假定一个采用3.0V电压参考偏置的12位ADC，其最低有效位(LSB)为0.73mV。无增益时，ADC在20mV信号中(20mV/0.73mV)只能得到27位LSB。增加一个100V/V的增益级后，ADC可以在相同的信号中得到2740位LSB。

高分辨率、高性能ΔΣ ADC的成本已经下降到足以使其成为SAR ADC加PGA的价格合理的替代方案。采用具有低噪声和最终的高有效分辨率的ΔΣ ADC时，可以一并去除PGA及其功耗。

许多ΔΣ ADC与传感器直接连接，同时提供与SAR ADC加PGA方案相同的输入信号粒度(分辨率)。ΔΣ ADC的低噪声电平(1V以下)可以实现这种性能。由ADC的输入范围和内部噪声电平确定的有效分辨率在基本上为直流的条件下捕获ADC噪声，这样量化噪声就不会构成问题：

有效分辨率 = log2 (电压输入范围/电压噪声)

= log2 (20 mV/210 nV)

= 16.5位

采用同样的20mV电桥信号和上述ADC(噪声电平为210nVRMS)时，可能实现16.5位的有效分辨率。计算出有效分辨率之后，设计人员可以从中推断出最终的无噪声分辨率(有效分辨率：2.7位)和最终的无噪声计数。无噪声计数定义为在没有噪声干扰的情况下ADC可实现的读数个数。例如，具有12.0位无噪声分辨率的ADC(理想的12位ADC)可以提供4096个无噪声计数。上个示例中的无噪声计数为：

无噪声计数(LSBs) = 2NFR

= 2(16.5 – 2.7)

= 213.8

= 14，263 LSBs

因此，与较低分辨率的SAR ADC加PGA方案对比时，具有低噪声的ΔΣ ADC可以提供更高的有效分辨率、更高的无噪声分辨率和更多的无噪声计数。表2对理想的12位ADC加PGA与低噪声ΔΣ ADC的规格进行了对比。ΔΣ ADC不仅可以实现更多的无噪声计数和更高的分辨率，还可以实现较低的功率预算。主要折衷因素一般是ΔΣ ADC的最高采样率比较低。

总而言之，对低功耗的需求已经催生出诸多降低总系统功耗的新技术：不同的ADC架构、突发模式处理、SAR ADC以较低采样率工作以及降低电源电压。虽然这些技术同时也引入了各种折衷因素，但是它们可以提供更长的电池使用寿命，或者可能允许使用更高性能的ADC，同时能够满足4至20mA电流回路的功率预算。