摘要：  莱迪思半导体公司今天用宣布推出下一代LatticeECP4FPGA系列，由其重新定义了低成本，低功耗的中档FPGA市场，具有6 Gbps的SERDES采用低成本wire-bond封装，功能强大的DSP块和具有基于硬IP的通信引擎，适用于成本和功耗敏感的无线、有线、视频，和计算市场。

关键字：  半导体，  Lattice，  芯片，  带宽

莱迪思半导体公司今天用宣布推出下一代LatticeECP4FPGA系列，由其重新定义了低成本，低功耗的中档FPGA市场，具有6 Gbps的SERDES采用低成本wire-bond封装，功能强大的DSP块和具有基于硬IP的通信引擎，适用于成本和功耗敏感的无线、有线、视频，和计算市场。 LatticeECP4 FPGA系列以屡获殊荣的LatticeECP3系列为基础，为主流客户提供高级功能，同时保持业界领先的低功耗和低成本。对于为各种应用开发主流平台， LatticeECP4器件是非常理想的，如远程无线射频头、分布式天线系统、蜂窝基站、以太网汇聚、交换、路由、工业网络、视频信号处理、视频传输和数据中心的计算。

高品质的SERDES和固化的通信引擎

LatticeECP4 FPGA包含多达16个符合CEI 标准的6 Gbps SERDES通道，具有嵌入式物理编码子层(PCS)模块，采用低成本wire-bonded封装和高性能flip chip封装，使客户能够选择以芯片到芯片以及远距离背板应用的方式部署LatticeECP4 FPGA。多功能和可配置的SERDES / PCS可以无缝地与固化的通信引擎相集成，经济地构建完整的高带宽子系统。通信引擎比用类似的FPGA实现减少10倍以上的功耗和成本。 LatticeECP4通信引擎组合包括针对PCI Express2.1、多个10千兆以太网MAC和三速以太网MAC，以及串行快速I / O(SRIO)2.1的解决方案。 SERDES / PCS和通信引擎的结合是完成基于复杂串行协议的设计的理想选择，具有较低的成本，功耗和小尺寸的特点，同时加快了产品的上市时间。

创新的DSP处理技术，减少了乘法器的数量

LatticeECP4系列具有功能强大的数字信号处理(DSP)模块，18x18乘法器、宽ALU、加法树，以及用于级联的进位链块。独特的加速逻辑意味着每个LatticeECP4 DSP模块可等于4个LatticeECP3 DSP模块， 4倍于上一代LatticeECP3器件的信号处理能力。灵活的18x18乘法器可以分解成9X9或组合成36X36，以便完美的符合客户的应用需求。此外，多达576个乘法器可以级联在一起构成复杂的滤波器，用于无线远程射频头(RRH)、基于MIMO射频天线的解决方案，以及视频处理的应用。

更高的性能和容量

LatticeECP4 FPGA的速度比上一代器件快50%，具有1066 Mbps的DDR3存储器接口和1.25 Gbps的LVDS I / O，也可作为串行千兆以太网接口。新的LatticeECP4 系列还有66%以上的逻辑资源和42%以上的嵌入式存储器，使设计工程师能够在FPGA中构造完整的片上系统。

莱迪思公司副总裁兼业务部总经理Sean Riley 说道，“下一代LatticeECP4 FPGA系列为我们的客户提供前所未有的高级功能、高性能，低成本和低功耗的组合，这对高级的，但成本敏感的无线、有线，视频和计算机应用是必需的。在用经济的器件为我们的客户提供尖端的创新方面，莱迪思是先行者。现在我们的Lattice Diamond®设计软件中包含了LatticeECP4器件。我们的客户可以立即开始建立广泛的、低功耗的平台，以扩大他们的市场。”

LatticeECP4 FPGA的设计支持

莱迪思提供知识产权(IP)核，开发板和设计软件设计，以便快速启动设计和快速使产品上市。一系列的知识产权(IP)核将包括CPRI、OBSAI、串行RapidIO、XAUI、SGMII/千兆以太网、PCI Express、串行连接SMPTE、FIR滤波器、FFT、Reed-Solomon编码器/解码器、针对DSP功能的CORDIC、CIC、NCO和针对存储器接口和连接的其他几个IP核。

Lattice Diamond设计环境加速了开发时间

现在客户可开始使用Lattice Diamond 1.4 beta设计软件 用LatticeECP4FPGA进行设计。Lattice Diamond设计软件是针对莱迪思FPGA产品的新的旗舰设计环境，提供了一整套功能强大的工具，高效的设计流程和用户界面，使设计人员能够更迅速地针对低功耗，成本敏感的FPGA应用。此外， Lattice Diamond软件继续提供业界领先的专门为低成本和低功耗应用而开发的功能。这些包括一个非常准确的功耗计算器，基于引脚的同时开关输出噪声计算器和经验证的MAP和PAR FPGA实现算法，有助于确保低成本和低功耗设计的解决方案。