摘要：  日前，德州仪器 (TI) 宣布推出两款支持数据转换器JEDEC JESD204B串行接口标准的器件，其中 ADS42JB69 是业界首款采用 JESD204B 接口、支持 250 MSPS 最高速度的双通道 16 位模数转换器 (ADC)， LMK04828是业界最高性能的时钟抖动清除器，也是首款支持 JESD204B 时钟的器件。二者相结合，可为高速系统实现卓越的系统级性能。针对需要传统并行接口的设计，TI还推出了业界最快速度并支持LVDS接口的 250 MSPS 双通道 16 位 ADC ADS42LB69。

关键字：  数据转换器，  德州仪器，  ADS42JB69，  时钟抖动清除器

日前，德州仪器 (TI) 宣布推出两款支持数据转换器JEDEC JESD204B串行接口标准的器件，其中 ADS42JB69 是业界首款采用 JESD204B 接口、支持 250 MSPS 最高速度的双通道 16 位模数转换器 (ADC)， LMK04828是业界最高性能的时钟抖动清除器，也是首款支持 JESD204B 时钟的器件。二者相结合，可为高速系统实现卓越的系统级性能。针对需要传统并行接口的设计，TI还推出了业界最快速度并支持LVDS接口的 250 MSPS 双通道 16 位 ADC ADS42LB69。

JESD204B 是业界标准串行通信链路，可简化数据转换器同 FPGA、DSP 以及 ASIC 等其它器件之间的数字数据接口。该标准可减少器件之间的布局布线由，从而大幅降低无线通信、测量测试以及国防航空等应用的输入/输出与板级空间需求。

ADS42JB69 可最大限度提高系统设计灵活性，是唯一一款整合所有 3 种 JESD204B 子类(0、1 与 2)的 16 位 ADC，可实现数据转换器之间的多器件同步。ADS42JB69 还支持面向确定性时延的最新 JESD204B 标准，无论是否使用外部定时信号，均可实现固定传输延迟。该器件还与现有 JESD204A 标准兼容。

ADS42JB69 与 ADS42LB69 的主要特性与优势

* 可最大限度提高接收器灵敏度的最高动态性能：在 170 MHz 中频 (IF) 下，两款 ADC 不但可提供 89 dBc比竞争产品高9 dB 的无杂散动态范围 (SFDR) 性能，还支持不含谐波失真 2(HD2) 与 HD3 的 100 dBc SFDR、高达 74.9 相对满量程分贝数 (dBFS) 的信噪比 (SNR)以及 100 dB 的通道隔离;

* 支持三个数字接口选择的最高设计灵活性：

* 支持 JESD204B 接口的 ADS42JB69 可将数据接口通道数从 17 个锐减至 5 个，从而显著缩减板级空间，并降低设计复杂性;

* ADS42LB69 通过 17 通道双倍数据速率 (DDR) 低电压差分信号 (LVDS) 或 10 通道四倍数据速率 LVDS 支持传统并行接口设计。

* 简单的模拟输入接口：支持可编程满量程范围的高阻抗模拟输入缓冲器不但可简化输入滤波器设计与驱动器电路，同时还可提高性能一致性和整个模拟输入频率范围内器件间的可重复性;

* 最低功耗：ADS42JB69 每通道功耗 775 mW，ADS42LB69 每通道功耗740 mW;

* 引脚兼容系列以确保设计高灵活性：最新 ADC 是一个产品系列的组成部分，该系列包括引脚兼容的高性能 14 位选项。在 170 MHz IF 下，双通道 14 位 250-MSPS ADS42JB49 (JESD204B) 和 ADS42LB49 (LVDS) 可提供 89 dBc 的 SFDR 性能以及高达 73.4 dBFS 的 SNR 性能。

16 位 ADS42JB69 与 LMK04828 相结合，可为系统设计人员提供一种即可使 JESD204B 串行接口符合更少材料清单 (BOM) 成本要求，又能确保无与伦比高性能的便捷途径。LMK04828 不但支持超低抖动及相位噪声，同时还可生成实现多器件同步所需的 JESD204B 子类 1 系统定时参考信号 (SYSREF)。

LMK04828 的主要特性与优势

* 最高性能：245.76 MHz 下，可使用低噪声压控晶体振荡器模块实现不足 100fs 的 RMS 抖动(10 kHz 至 20 MHz);

* 性能及功能集成的独特组合：可降低时钟架构的复杂性，同时还可提供能够最大限度提高系统性能、减少系统组件数并降低材料清单 (BOM) 成本的选项;

* 生成 JESD204B 子类 1 SYSREF：高速时钟与 JESD204B SYSREF 伴侣信号配对，可实现多达 7 个子系统 JESD204B 组件的定时同步;

* 更高的灵活性：

* 工作频率为 2.5 GHz 或 2.9 GHz 的双压控振荡器内核可提供 7 对可编程时钟输出，能够设置为 LVDS、低电压正射极耦合逻辑 (LVPECL) 或高摆幅差分信号 (HSDS) 输出格式，从而可实现最高的灵活性;

* 输出对可配置为器件时钟和 SYSREF 或者两个器件时钟来实施更多高速时钟，充分满足系统需求;

* 数字延迟、模拟延迟以及零延迟等可编程特性支持各种时钟需求与架构。

工具与支持

以下评估板 (EVM) 可用于加速采用最新 16 位及 14 位 250 MSPS ADC 的开发：

* 支持 JESD204B 接口的 16 位 ADS42JB69SEK 与 14 位 ADS42JB49SEK;

* 支持 LVDS 接口的 16 位 ADS42LB69EVM 与 14 位 ADS42LB49EVM;

EVM 不但可连接 TSW1400EVM 高速数据采集与模式生成平台实现数据分析，而且还可连接 Altera 与 Xilinx 的 FPGA 开发平台。此外，ADS42LB69 与 ADS42LB49 的 IBIS 模型还可用来验证电路板信号完整性需求。

LMK04828EVM 评估板现已开始提供。时钟设计工具与 CodeLoader 软件可实现定时解决方案的产品选择、设计与仿真。

TI E2E社区的高速数据转换器与时钟及定时器论坛可为工程师提供支持，工程师可向 TI 专家咨询问题。

封装与供货

采用 9 毫米 × 9 毫米 QFN 封装的 16 位 ADS42JB69 (JESD204B) 及 ADS42LB69 (LVDS) 与 14 位 ADS42JB49 (JESD204B) 及 ADS42LB49 (LVDS) 均已开始提供样片。ADS42JB69 与 ADS42LB69 以及 ADS42JB49 与 ADS42LB49 将于 2013 年第 3 季度投入量产。

采用 9 毫米 × 9 毫米 QFN 封装的 LMK04828 现已开始提供样片，并将于 2013 年第 1 季度供货。对于需要 VCO(工作频率在 1.9 GHz 或 2.5 GHz 下)的系统，LMK04826 将于 2013 年第 1 季度早期时候提供样片，并将于该季度末投入量产。