摘要：  锗和三五族元素可有效改善电晶体通道的电子迁移率，提升晶片效能与省电效益，已被视为产业明日之星。

关键字：  硅材料，半导体，英特尔，晶圆代工厂

半导体产业未来将不再由硅材料主导。为紧跟摩尔定律(Moore’s Law)发展脚步，全球整合元件制造商(IDM)一哥--英特尔(Intel)已在2012年开发者大会中，揭露其未来在14、7纳米(nm)以下制程的技术蓝图;除将于2013年底展开14纳米制程试产外，并可望在电晶体通道中率先导入锗(Ge)或三五族(III-V)元素，进一步替代主宰互补式金属氧化物半导体(CMOS)制程很长一段时间的硅材料，掀动半导体产业新一波革命。

半导体制程材料换血10纳米改用锗/III-V

晶圆磊晶层(Epitaxy Layer)普遍采用的硅材料，在迈入10纳米技术节点后，将面临物理极限，使制程微缩效益降低，因此半导体大厂已相继投入研发更稳定、高效率的替代材料。其中，锗和三五族元素可有效改善电晶体通道的电子迁移率，提升晶片效能与省电效益，已被视为产业明日之星。

应用材料(Applied Materials)半导体事业群Epitaxy KPU全球产品经理Saurabh Chopra表示，半导体产业界多年前开始即已积极替代材料研发已进行多年，包括英特尔、台积电、三星(Samsung)和格罗方德(GLOBALFOUNDRIES)均在奋力微缩制程之际，同步展开新磊晶层材料测试，以改良电晶体通道设计，更进一步达到晶片省电、高效能目的。

事实上，大多晶圆代工厂迈入65纳米制程后，就开始在正型(P-type)或负型(N-type)半导体磊晶层中的电晶体源极(Source)、汲极(Drain)两端添加硅锗(SiGe)化合物，以硅锗的低能隙宽特性降低电阻，并借重体积较大的锗扩张或挤压电晶体通道，进而强化电洞迁移率(Hole Mobility)和电子迁移率(Electron Mobility)。如此一来，电晶体即可在更低电压下快速驱动，并减少漏电流。

Chopra认为，下一阶段的半导体材料技术演进，锗将直接取代硅在磊晶层上的地位，成为新世代P型半导体中的电晶体通道材料;至于N型半导体则将导入砷化镓(GaAs)、砷化铟(InAs)和锑化铟(InSb)等三五族元素(图1)。不过，相关业者投入制程技术、设备转换需一定时间及成本，且对新材料特性掌握度还不到位，预计要到10纳米或7纳米以下制程，才会扩大导入锗、三五族元素等非硅方案。

图1 锗和三五族元素的物理表现均较硅出色，可望成为下世代的半导体主要材料。

Chopra分析，当半导体制程推进至28、20纳米后，电晶体密度虽持续向上提升，但受限于硅材料本身的物理特性，晶片效能和电源效率的提升比例已一代不如一代;此时，直接替换电晶体通道材料将是较有效率的方式之一，有助让半导体制程微缩的效果加乘。

[#page#]

卡位10nm世代　台商抢布新制程/设备

为在10纳米的后硅时代抢占一席之地，台积电与汉辰也针对未来可望取代硅的锗和三五族元素，分头投入发展新的晶圆制程，以及离子布植(Ion Implant)设备，期能在下一个半导体世代中，继续站稳市场。

工研院IEK系统IC与制程研究员萧凯木表示，10纳米以下先进制程发展正面临材料与设备革新的双重问题。儘管多数业者均看好锗或三五族元素，可有效改善电晶体通道的电子和电洞迁移率，加速10纳米制程成形;然而，新材料却也引发更复杂的半导体掺杂(Doping)技术、工具需求，因而带动英特尔、IBM、台积电，以及半导体设备厂加紧研究新制程与设备。

其中，台积电近来积极卡位，不仅已加入由国家实验研究院主导的纳米元件创新产学联盟，扩大10纳米以下制程技术的产学合作;更密集部署高介电係数的晶圆闸极氧化层材料，以期在电晶体线宽微缩及通道材料换新后，同步提升闸极控制能力，降低晶片整体耗电量。

萧凯木更强调，随着10纳米制程导入新材料，并转向鳍式电晶体(FinFET)的立体结构，更将影响晶圆制程顺序大挪移，因此，台积电目前也已开始研拟新的晶圆生产流程。

此外，锗和三五族元素能隙较小，虽可提升电晶体的电子移动速度与能源效率，但相对也造成较差的阻断状态(Off-state)效能，容易导致漏电流情形。对此，萧凯木指出，未来半导体业者须改良掺杂制程，取得新材料比例平衡点，才能真正体现其应用价值;现阶段，台商汉辰正全速开发10纳米以下制程的离子布植设备，可望搭配新材料达成电晶体源极、汲极与通道最佳化设计。

事实上，行动装置轻薄、低功耗设计需求，已加快晶片制程与设计架构演进脚步，因此，不仅晶圆厂须因应先进制程发展而改良电晶体材料，封测业者也亟须配合新的三维晶片(3D IC)设计架构，研拟更合适的封装及散热设计方案。

萧凯木认为，由于10纳米以下制程仍需要好几年的时间发展，所以对半导体设备商、晶圆及封测厂各段供应链业者而言，今年能否顺利推动3D IC商用才是刺激营收成长的关键。

迈开3D IC量产脚步　半导体厂猛攻覆晶封装

由于3D IC须导入晶圆硅穿孔(TSV)、堆叠制程，以及新的立体结构封测方法，因此，除台积电近来持续扩充旗下CoWoS(Chip on Wafer on Substrate)制程服务的封测技术和合作伙伴，以加速布建3D IC一条龙生产线外;设备厂科磊(KLA-Tencor)也从2012下半年开始，就积极在国际研讨会或展会中提出新的晶圆缺陷检测概念与实际操作的解决方案。

不仅如此，其他半导体设备、封测厂今年也将扩大研发支出，强攻高阶覆晶(Flip Chip)封装解决方案，并改革相关技术、材料，期加速实现3D IC商用。

应用材料半导体事业群金属沉积产品全球产品经理欧岳生表示，以往半导体封装技术的重要性不如制程演进，然而，随着晶片设计益趋复杂，所搭配的封装制程难度也同步提高;尤其步入2.5D/3D IC时代后，晶圆代工及封测业者为让晶片在不影响占位空间的前提下，顺利向上堆叠并协同运作，第一步就是要导入先进晶圆级封装(WLP)、覆晶封装技术，以打造优良的锡球下层金属(Under Bump Metallurgy， UBM)并巩固3D IC底层结构。

欧岳生指出，目前半导体产业陷入将3D IC与硅穿孔划上等号的迷思，认为只要该技术完备就能量产3D IC;但实际上，开发3D IC包含许多道工序，首先晶圆代工业者须完成晶圆薄化，并以硅穿孔制程凿穿晶圆进行堆叠，后续则须借重封测厂导入高阶覆晶封装，让铜柱(Pillar)、晶圆锡球(Bump)在更小的晶圆开孔中接合，并克服薄晶圆可靠度、应力和低介电材料损坏(Low K Damage)等问题，才能顺利将产品推向市场。

由此可见，晶片封装技术之于3D IC制造，重要程度并不逊于硅穿孔制程，并将成为实现3D IC的临门一脚。欧岳生也透露，应用材料正携手台湾一线封测业者，透过其在新加坡设立的先进封装技术中心，积极提升半导体覆晶技术能量;同时也致力改良化学气相沉积(CVD)、物理气相沉积(PVD)等应用设备，将协助半导体制造商布局高阶制程与覆晶封装方案。

与此同时，因应薄晶圆制程在高温贴合或剥离聚合物(Polymer)时，常面临弯曲、不均匀等问题，应用材料也快马加鞭研发新一代低温聚合物材料，以提高薄晶圆的可靠度与稳定性，避免让高温制程影响最终晶片的品质。

据市场研究机构Prismark调查报告指出，高阶覆晶封装产值可望从2011年的97亿2，000万美元成长到2016年的157亿7，000万美元。现阶段，包括日月光、艾克尔(Amkor)、硅品、星科金朋(STATS ChipPAC)，以及力成等全球前五大封测厂，均开始冲刺高阶覆晶封装产能，且纷纷宣称在2013年将再扩大资本支出，卡位28、20纳米，以及3D IC封装市场商机。