通过资源配置和先进的技术有效保护ESD 

    全球领先的高性能、高能效硅解决方案供应商安森美半导体(ON Semiconductor)今日在台北举行的第七届静电放电保护技术研讨会上，针对如何防止静电放电(ESD) 所带来的损失，从元件、制造和系统三个层级的技术面加以探讨，为业界提供实质建议。要有效降低ESD所带来的损害，除了可选择在制程中直接控制ESD之外，也可以在电子元件中加强抵抗ESD的装置。安森美半导体长期投入于研发ESD保护技术，通过先进的ESD保护技术和完整的产品系列，使电子元件具备优异的电路保护性能。 

    ESD是整个电子产业共同面临的问题，影响相当广泛，包括生产、封装、测试、以及搬运等每个环节都会受到ESD的影响，静电往往会累积在人体、仪器和存放设备当中，甚至电子元件本身也会累积静电。因此所有IC都必须通过测试来检测是否能使元件免受ESD的损害，这些测试标准包括人体放电静电模式 (Human Body Model；HBM)、机器放电模式 (Machine Model；MM)，以及与集成电路(IC)封装大小关系密切的元件充电模式 (Charged Device Model；CDM)。 

    安森美半导体ESD分立产品部的资深专家Robert Ashton博士，在今日的静电放电保护技术研讨会中，特别针对如何配置资源以保护ESD发表演说。Robert Ashton认为，ESD的影响广泛，但不代表必须针对制造与设计流程，均匀的分配资源来防范ESD的影响。事实上在元件层级的ESD保护上，耗费过多资源只为使IC通过HBM和CDM测试标准，并非明智之举，尤其是业界应进一步探究CDM与元件封装尺寸之间的关系。而在制造领域，厂商应随时提高警觉并改进元件的输送传递；Charged Board Event (CBE) 事件测试，可作为一个实用的测试工具，但不应发展成IC品质管理测试。 

    在系统层级的ESD保护上，Robert Ashton强调从产品着手的重要性，他说：“ESD的控制对便携产品来说，是必需品，不是选项，业界必须投入更多努力，让电子元件更具备抵抗ESD的条件。目前最受国际间多数国家认同的静电测试规范是 IEC 61000-4-2，国际组织ESDA(静电放电保护工程学会)正着手推展和这个测试规范相关的工作，我们期待能尽快看到成熟且稳定一贯的测试方案。” 

    Robert Ashton说：“IC设计人员应努力为系统开发完善的ESD保护机制，最重要的是当我们在探讨究竟应配置更多的资源于ESD控制，或是设法让电子元件和系统更能抵挡ESD时，必须同时针对成本、技术以及客户本身的需求进行全盘考虑。” 

    安森美半导体在ESD保护技术上已耕耘多年，陆续开发出先进且完整的产品系列，例如领先业界的ESD7L5.0D和NUP4212，能够将15千伏(kV)的输入ESD波形在数纳秒(ns)内使钳位低于7伏(V)，提供最高水平的保护；而NUP4016与ESD11L5.0D用于便携装置高速数据线路保护，采用获得专利的先进集成ESD保护平台，在增强钳位性能的同时，还能维持超低电容和极小裸片尺寸。安森美半导体的ESD保护元件系列持续领先业界，不但因应客户需求而设计，而且没有无源技术的磨损问题，所以即使经过ESD的多次浪涌，其可靠性与性能仍不受影响。