Cadence和台积电联手为16纳米FinFET工艺技术开发设计架构
摘要： Cadence设计系统公司(Cadence Design Systems， Inc.)(纳斯达克代码：CDNS)今日宣布与TSMC签订了一项长期合作协议，共同开发16纳米FinFET技术，以其适用于移动、网络、服务器和FPGA等诸多应用领域。
Cadence设计系统公司(Cadence Design Systems， Inc.)(纳斯达克代码：CDNS)今日宣布与TSMC签订了一项长期合作协议，共同开发16纳米FinFET技术，以其适用于移动、网络、服务器和FPGA等诸多应用领域。此次合作非常深入，开始于工艺制造的早期阶段，贯穿于设计分析至设计签收，全面有效解决FinFETs设计存在的问题，从而交付能实现超低功耗、超高性能芯片的设计方案。
在16纳米及以下工艺技术下设计开发系统级芯片设计(SoC)，只有FinFET 技术才具备功率、性能和面积上(PPA)的独特优势。与平面FET不同，FinFET采用从衬底上生长出垂直的鳍状结构，并在其周围形成环绕栅极，从而提高晶体管速度同时能有效控制漏电。此次，Cadence与TSMC扩大合作范围，为芯片设计师提供卓越的设计架构以及准确的电气特性和寄生模型，以促进先进FinFET技术在移动及各应有领域的广泛应用。
“在从分析到签收的过程中，FinFET器件的精确度要求更高，这就是TSMC与Cadence合作完成此项目的原因，”TSMC设计架构营销部高级主管Suk Lee说道。“通过此次合作，设计师将能够更加放心地使用这项新的工艺技术，从而让我们的共同客户实现功率、性能和市场投放时间方面的目标。”
“若要开发适用于这种复杂、新颖工艺的设计架构，代工厂(Foundries)必须与EDA技术创新者紧密合作，”Cadence芯片实现产品集团(Silicon Realization Group)高级副总裁徐季平说道。“通过与FinFET技术领导者TSMC合作，Cadence将利用独一无二的技术创新和专业知识，为设计师们提供卓越的 FinFET设计能力，将高性能、低功耗产品投放于市场。”
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