传统上，人们总是期望新一代FPGA 具有更好的特性和性能。然而，设计人员必须将这些新特性和性能在相同的尺寸( 甚至更小) 上实现，并且保持功耗不变。此外，某些应用还有必须要满足的特殊功耗要求。结果，功耗在设计人员的FPGA 选择标准中扮演了越来越重要的角色。
      为了能够以最低的功耗来实现65nm工艺节点的低成本和高性能特性，Altera结合芯片工艺优化和Quartus II PowerPlay 功耗分析以及优化技术， 生产了业界功耗最低的低成本65nm FPGA——Cyclone III 器件。

      实现低功耗目标不但使器件保持良好的工作状态，而且还有很多优势。当然，器件需要按照规范来工作以满足性能和可靠性要求，实现这些目标对整个系统都有积极的影响。
      降低FPGA 功耗对系统设计的好处立竿见影。降低供电要求可以采用更少的元件实现成本更低的电源供电系统，从而减少了PCB面积。高性能电源系统的实施成本一般在每瓦0.50 美金至1.00 美金之间。因此，降低FPGA 的功耗会直接降低整个系统的成本。较小的风扇甚至不使用风扇还有助于减小EMI。
      与功耗直接相关的是散热问题，因此，较低的功耗可以实现简单而又低廉的散热管理。一般可以不使用热沉或者使用较小的热沉。在高密度、高性能设计中，可以采用无源热沉来替代成本较高、可靠性较差的有源器件，也同时降低了系统对气流散热的要求。
      低功耗工作意味着较少的元件和较低的器件温度，从而对系统可靠性有积极的影响。器件工作温度降低10oC 会使元件使用寿命延长一倍。对于FPGA 而言，降低功耗的根本在于直接提高了整个系统的性能和质量，降低了成本。

      功耗由静态功耗和动态功耗组成。随着半导体采用更小的工艺尺寸以及系统速率的提高，每一节点的内核电压下降，比较容易管理动态功耗的增加。结合更小的杂散电容( 与较小的晶体管有关) 以及逻辑门之间距离更短、更少的容性互联，动态功耗的增加率降低。然而，由于晶体管泄漏的增加，静态功耗呈指数增大。图1所示为在65nm节点，静态功耗超过动态功耗的交叉点。

      半导体物理中众所周知的规律是漏电流随着晶体管长度的减小而增大。较短的物理连接距离使电流更容易泄漏。源极至漏极泄漏电流以及栅极漏电流分别和沟道长度以及逻辑门氧化层厚度成反比，其泄漏会显著增大。

      源极至漏极泄漏电流也称为亚阈值电流(ISUB)(图2)，是泄漏的主要原因。此处，即使晶体管逻辑门已经关断，电流仍然从晶体管源极流向漏极。由于晶体管尺寸减小，很难防止这种电流的出现，因此，在所有其他参数相等的情况下，较小的65nm晶体管要比尺寸较大的晶体管有更大的源极至漏极泄漏电流。而且，源极至漏极泄漏电流随温度的增加而呈指数增加。例如，结温(TJ) 从 25℃  上升到85℃会使源极至漏极泄漏电流增大5倍。
      另一问题是逻辑门氧化层的厚度。较薄的氧化层使晶体管能够更迅速地开关，但是也增加了漏电流。晶体管的阈值电压也会影响漏电流的大小。晶体管的阈值电压(VT) 是沟道开始传导栅极和源极之间电流的电压值。较小的高速晶体管需要较低的阈值电压( 受掺杂和氧化层厚度的影响) 通过逻辑门控制来保持晶体管打开和关断的速率，但是由于晶体管沟道不能彻底关断，这也会增加漏电流。

      从栅极到基片的这种漏电流虽然没有亚阈值那么关键，但也非常重要。栅极漏电流随着晶体管逻辑门氧化层厚度在65nm工艺节点的降低而增大。与源极至漏极泄漏电流不同，栅极漏电流受温度的影响不大。