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【中国，2013年5月24日】——全球电子设计创新领先企业Cadence设计系统公司(NASDAQ:CDNS) 今天宣布，台积电(TSMC)在20纳米制程对全新的Cadence® Tempus™时序签收解决方案提供了认证。该认证意味着通过台积电严格的EDA工具验证过的Cadence Tempus 时序签收解决方案能够确保客户实现先进制程节点的最高精确度标准。
电子设计自动化(EDA)工具商IP并购潮涌现。由于28纳米(nm)制程IC设计难度提高，促使芯片商向外并购IP的需求增加，因而EDA工具商如益华电脑(Cadence Design Systems)和新思科技(Synopsys)及设计服务(Design Service)公司，正积极透过并购取得IP专利，持续强化竞争力以扩大营收。
文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法，在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证，并给出了完整的源程序和仿真结果。
产业界人士表示，相较于全球半导体产业景气及资本市场高峰及谷底的振幅，全球EDA市场供需振幅就相对小上许多，这可能与EDA工具收费机制多分拆成3年有关，让各EDA供货商的业绩起伏明显缩小。
DOCEA以其创新技术获得业界诸多赞誉，并对与中国厂商的合作表示出极高的兴趣。它位于被称为“法国硅谷”的Grenoble地区，ST微电子在该地区拥有雇员数达到6000人的研发中心，以及市场营销、设计和产业化的总部，因此该地区正在培育着许多新兴的欧洲半导体企业。DOCEA于2006年在风险投资的支持下于Grenoble成立，是一家专注于提供架构性功率和热管理的EDA工具供应商。
本文基于IEEEl801标准Uni-fied Power Format(UPF)，采用Synopsys和Mentor Graphics的EDA工具实现了包括可测性设计在内的“从RTL到GDSII”的完整低功耗流程设计。本论文第1部分描述了低功耗技术和术语。第2部分描述了本文设计的系统芯片的情况。第3部分描述了整个设计的流程和采用的EDA工具。
近年来，随着集成电路技术的迅猛发展，特别是可编程逻辑器件的高速发展， EDA（Electronic Design Automation，电子设计自动化）技术成为电子设计工程师的新宠。EDA技术以计算机为工具完成数字系统的逻辑综合、布局布线和设计仿真等工作。电路设计者只需要完成对系统功能的描述，就可以由计算机软件进行系统处理，最后得到设计结果，并且修改设计方案如同修改软件一样方便。利用EDA工具可以
中国大陆设计业开始向65nm工艺挺进，规模也在不断扩张，对EDA工具的要求也具“中国特色”。虽然中国大陆IC设计业不断上探新的高度，但仍面临不少无形的“壁垒”。
EDA工具必须解决芯片中自定时和异步互连问题
